EDA分频器设计.doc

课程名： 题 目: 《电子综合设计EDA 实验二分频器设计 【设计】 实验类别 班 学

级： 号： 姓 名：

评语：

学习态度： 程序编写： 得出结论： 报告书写：

【很好】 【完整】 【正确】 【规范】

【一般】 【部分完整】 【部分正确】 【一般】

【较差】 【不完整】 【不正确】 【不规范】

成绩：

批阅时间:

指导教师：

《电子综合设计EDA》实验报告 -1 -

1、实验目的与要求 （1） 体会不同开发环境对 VHDL编码的要求，主要是 Xilinx ISE FPGA 与Quartusll开发环境 的区别 （2） 通过实验掌握基于计数器的实用分频电路 VHDL设计方法 2、实验内容 （1） 完成占空比（高电平占一个时钟周期的比例 参考书上例5-21五分频电路设计） （2） 完成占空比为0.25的8分频电路设计与时序仿真 ）为0.5的3分频电路的设计和时序仿真 （可以 3、实验步骤（源程序）、测试数据与实验结果 实验步骤： （1 ）分析实验题目，设计出可行的设计方案。 （2）在xilinx 软件环境中，创建新的工程，写入源程序，并进行编译。 ⑶ 如果编译成功则进行第 4步，否则，进一步修改源程序。（编译后得到的RTL图如图2.1和图2.3 所示） （4） （5） 实验结束。否则，进行排错，直至仿真成功。（仿真成功的结果如图 所示） 创建仿真文件，并对工程进行仿真。 若仿真成功，则2.2和图2.4 实验数据： 本实验的占空比为 0.5的3分频电路与占空比为 0.25的8分频电路都是由计数器电路完成， 参 考课本例5-21对本实验题目进行设计，其中3分频电路需要用1个上升沿触发的3分频电路和一个 下降沿触发的3分频电路进行或运算；8分频电路较为简单，只需一步即可完成，不需用两个分频 电路进行或运算。 占空比为0.5的3分频电路模型如图2.1所示，有1个脉冲端口，和3个输出端口（k1,k2,k_or ）。 其中，k1为上升沿触发的3分频输出端口， k2为下降沿触发的3分频输出端口， k_or为占空比为 0.5的3分频输出端口。

《电子综合设计EDA》实验报告 -2 -

图2.1

占空比为0.5的3分频电路仿真结果如图 2.2所示，k_or输出波形的周期为 clk脉冲的周期的

3倍，且占空比为 50%。

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图2.2

占空比为0.25的8分频电路模型如图2.3所示，有一个脉冲端口 （clk ），和一个输出端口 （k1 ）。

《电子综合设计EDA》实验报告 -3 -

图2.3

占空比为0.25的8分频电路仿真结果如图

倍，且占空比为 25%

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图2.4

4、结果分析与实验体会

经过本次实验，我对用xlinx软件进行EDA设计有了进一步的认识和理解，

经过上一次的实验，

《电子综合设计EDA》实验报告 -4 -

这一次可以说是轻车熟路，尽管如此，在实验过程中还是遇到了很多问题，但在同学和老师的帮助 下，这些问题都一一解决。

在解决这些问题的过程中，

我体会不同开发环境对 VHDL编码的要求，主

要是Xilinx ISE FPGA 与Quartusll开发环境的区别，了解到更加严格，在中可以编译通过的程序

《电子综合设计EDA》实验报告

-4 - 在中

却不一定能编译成功；掌握了基于计数器的实用分频电路 VHDL的设计方法。

以后要更多的复习 EDA

通过本次实验，我发觉自己对课堂上学习的理论知识掌握的还不够熟练， 基础知识，更多的练习使用

xlinx软件进行EDA设计。