正弦信号发生器

摘要

本系统以一款高性能单片机作为CPU，配合FPGA控制DDS芯片生成正弦信号，以及FM、ASK、PSK信号。用FPGA设计生成的调制信号外加DA转换，便可经模拟乘法器和DDS芯片实现AM调制。CPLD负责键盘扫描和LCD显示，并协调CPU和 FPGA的总线通信。 Abstract

The system uses a high qutality MCU as CPU to create sine wave by control ling DDS chip and cooperating with FPGA,and modulate by FM、ASK、PSK. If FPGA have a DA conversion,DDS chip and it can modulate amplitude by multiplication.CPLD

scans keyboard,displays

LCD

and

assort the

communications of CPU with FPGA.

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一、 方案设计与论证

1 正弦波生成方案

方案一：采用模拟分立元件方案。采用分立元件振荡电路可产生正弦波，通过调整元件参数可改变输出频率，成本较低，但采用模拟器件由于元件分散，电阻、电容等器件参数决定了整个系统的性能，因而产生的频率稳定度差、抗干扰能力弱、精度低，而且频率步进困难，灵活性很差，难以达到设计的要求。

方案二：采用锁相式频率合成方案。锁相式频率合成法是把一个高稳定度和高精确度的标准频率经过加减乘除等算术运算产生离散频率，抑制杂散分量，具有较好的窄带跟随性，基本解决了频率稳定精确度和频率要在较大范围内可调的矛盾。缺点是受压控震荡器vco可变频率范围以及锁定时间较长的影响，高低频率比不能做到设计所要求的那么高，更重要的是FM、PSK、ASK用其实现比较困难。

方案三：采用单片机外加数模转换实现DDS直接频率合成方案。它可以方便的实现频率、幅度、相位的程控，但一般小于50k Hz，难以达到较高频率。

方案四：采用FPGA外加数模转换实现DDS直接频率合成方案。将乘法器以及大量控制逻辑全都集成在FPGA中，该方法易于程控，硬件简单，但是成本很高，硬件编程人员工作量很大，调试困难，要满足系统所有要求并与FPGA相匹配的高速DA转换器选择困难。

方案五：采用DDS集成芯片、FPAG、单片机、硬件乘法器和分立元件相结合的方式来实现。

基本任务加上需发挥的扩展功能,前三种设计方案仅能完成部分要求，但其所具有的优点却很有参考价值和借鉴作用.

与第四种方案相比，第五种方案最终输出的正弦信号同样具有高速、高稳定度和高精确度，频率调节方便控制精确，抗干扰能力强、性能稳定等优点，更重要的是DDS集成芯片、硬件乘法器和分立元件实现了基本正弦信号的生成以及调制等部分功能，减少了FPAG逻辑单元的使用和编程人员的工作量，FPAG主要用于产生低频调制信号和二进制基带序列，CPU本身只用于整个系统的核心控制，这样做既可以节省充足的核心资源去完成扩展功能，又可以降低成本且模块的划分也使得调试变得简单。该方案综合

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考虑了前几种方案各自的优缺点，在可以充分完成设计任务及其扩展功能的前提下，同时符合高性价比的终极要求，因此我们选择了第五种方案。 2 放大电路方案

根据要求，输出信号Vp-p最小为1V，扩展部分则要求达到6V（+/-1V）。而我们所用的DDS芯片AD9850输出信号Vp-p仅有500mv.在经过调制后,信号峰-峰值摔减为Vp-p200mv.因此必须经过放大.

方案一: 简单的放大电路可以由三极管搭接的放大电路实现路图。为了满足增益的要求，可以采用多级放大电路实现,如下图所示

图0 两级阻容耦合放大器

本方案由于大量采用分立元件，如三极管等，电路比较复杂，工作点难于调整，尤其增益的定量调节非常困难。此外，由于采用多级放大，电路稳定性差，容易产生自激现象。

方案二:为了易于实现输出峰-峰值6V的放大，可以采用D/A芯片AD7520的电阻权网络改变反馈电压进而控制电路增益。但AD7520对输入范

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围有要求，具体实现起来比较复杂，而且转化非线性误差大，带宽只有几kHz，无法满足频带10MHz的要求。

方案三:直接选取宽带高速运放实现，如运放AD603。其内部由R-2R 梯形电阻网络和固定增益放大器构成，如图1所示,加在其梯型网络输入端的信号经衰减后，由固定增益放大器输出，衰减量是由加在增益控制接口的参考电压决定,能精确控制放大倍数.此外AD603能提供由直流到30MHz以上的工作带宽，单级实际工作时可提供超过20dB的增益，两级级联后即可得到40dB以上的增益，通过后级放大器放大输出，在高频时也可提供超过60dB的增益,能够实现题目要求。这种方法的优点是电路集成度高、条理较清晰、控制方便、易于数字化用单片机处理，因而采用该方案。

图1 AD603

由两片AD603级联构成的前级放大电路负载能力较差难以达到50欧姆负载6v的要求，需要再经过负载功率放大,完成与负载的阻抗匹配。

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负载功率放大电路若使用如LM318、HA-2539等集成芯片虽然电路方便简单,但是受到带宽限制无法满足设计的宽带要求,因而只能使用分立元件自行搭建后级放大器。 二、 系统设计 1总体设计

正弦信号生成液晶显示AD8950低通滤波器乘法器放大AM调制二进制调制序列FM、ASK和FSK调制低频调制信号发生器CPUCPLDDAC输出FPGA键盘 图2 系统框图

模块说明

（1）CPU模块

采用单片机作核心控制，负责整个系统各个模块之间的控制和协调。 （2）CPLD模块

用于读取4×4键盘键值、控制液晶显示和传送CPU总线。 （3）FPGA模块：

用于传送DDS芯片的控制字、生成调制信号和二进制基带序列、进行FM、ASK和PSK调制。

（4）正弦信号生成模块：

该模块由DDS芯片AD8950和低通滤波电路组成，AD8950根据FPGA提供的频率

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字生成相应频率和相位的正弦信号，该信号经低通滤波器得到平滑的正弦信号。 （5） 放大模块：

对正弦信号进行放大，使其输出幅度和电流满足要求。 （6） AM调制模块：

该模块由一个模拟乘法器和一个DA转换器构成，实现AM调制。

2. 各模块参数计算与设计实现

（1） DDS原理及其DDS芯片应用设计 ①DDS技术原理

直接数字频率和成技术(Direct Digital Frequency Synthesis) 简称DDS，是本系统的核心关键技术，它是从相位概念出发，把一系列数字形式的信号通过DAC转换成模拟形式的信号的合成技术，目前使用广泛的DDS方式是利用高速内存作查找表，然后通过高速DAC输出已经用数字形式存入的波形。

对于正弦信号发生器，它的输出可以表示为：

SoutAsin(2foutt)

其中Sout是指该信号发生器的输出信号波形，fout指输出信号对应的频率。上式的表示对于时间t是连续的，为了用数字逻辑实现该表达式，必须进行离散化处理，用基准时钟clk进行抽样，令正弦信号的相位为：

2foutt 在一个clk周期，相位的变化量为： 其中

2foutTclk2foutfclk

fclk指clk的频率对于2可以理解为满相位，为了对进行数字量化，把切割成

2份，由此每个clk周期的相位增量用量化值B来表述：

B2N2,且B为整数，可得：

foutBfoutN N， B2

ffclk2clk因此，信号发生器的输出可描述为：

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2soutAsin(k1)AsinN(Bk1B)Afsin(Bk1B)

2其中k1指前一个clk周期的相位值，得出：

Bk1k1n2 2由上面的推导可以看出，只要对相位的量化值进行累加运算，就可以得到正弦信号的当前相位值，而用于累加的相位增量量化值B决定了信号的输出频率fout，并呈现简单的线性关系。

图3 DDS原理图

②DDS集成芯片AD8950的组成：

本系统采用DDS集成芯片AD9850，其内部系统包括相位累加器和正弦查找表，其中相位累加器由一个加法器和一个32位相位寄存器组成，相位寄存器的输出与外部相位控制字（5位）相加后作为正弦查找表的地址。正弦查找表实际上是一个相位/幅度转换表，它包含一个正弦波周期的数字幅度信息，每一个地址对应正弦波中0°～360°范围的一个相位点。查找表把输入地址的相位信息映射成正弦波幅度信号，然后驱动10 bit的DA变换器和高速比较器。 ③AD9850控制字格式及写入时序：

AD9850核心根据设定的32位频率控制字和5位相移控制字，125M时钟信号下可产生0.029Hz到62.5MHz的正弦波信号和标准的方波信号。AD9850包含40位频率/相位控制字，可通过并行或串行方式送入器件以改变其输出频率和相位：并行方式指连续输入5次，每次同时输入8位（1个字节）；串行方式则是在一个管脚完成40位串行数

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据流的输入。这40位控制字中有32位用于频率控制，5位用于相位控制，1位用于掉电（power down）控制，2位用于选择工作方式。

在并行输入方式下，通过8位总线D0～D7将外部控制字输入到寄存器，在W－CLK（字输入时钟）的上升沿装入第一个字节，并把指针指向下一个输入寄存器，连续5个W－CLK的上升沿读入5个字节数据到输入寄存器后，W－CLK的边沿就不再起作用。然后在FQ－UD（频率更新时钟）上升沿到来时将这40位数据从输入寄存器装入到频率/相位寄存器，这时DDS输出频率和相位更新一次，同时把地址指针复位到第一个输入寄存器以等待下一次的频率/相位控制字输入。值得注意的是两位测试位仅是为了生产测试用，必须是00。 ④AD9850频率输出原理：

AD9850的直接数字合成技术是基于数字分频原理实现频率合成的。器件内部有一个增量可调的累加器，每接收到一个输入脉冲，累加器就增加所设定的增量（由写入的32位频率控制字决定），当累加器溢出时，就输出一临界值，AD9850用一种算法逻辑把累加器输出值转换为接近正弦的量化值，这种算法逻辑实际上就是由高度集成化的存储器查表技术和数字信号处理（DSP）技术来完成的。随后AD9850将量化值送内部的D/A转换器输出正弦波形，若再辅以外部电路（低通滤波）送内部比较器，即可输出标准的方波信号。其输出频率ƒout由输入参考时钟和32位频率控制字决定，即

FOUT=WD*CLK/232，

其中WD是32位频率控制字，CLK为输入时钟。

由于AD9850是由10位D/A转换器输出正弦波信号，因此其输出频率最大值不能超过参考输入频率的1/2。当作为时钟源时，考虑到衰减问题，其输出频率的最佳值限制在参考输入频率的33%以下。器件内部设有最小时钟门限，当输入频率低于1MHz时，芯片将自动实现电源判断。 ⑤AD9850在本系统设计中

由于硬件乘法器AD834的频宽高达600MHz,因而影响系统输出频率响应的主要因素是AD9850,所以 clk选用100MHz时,输出频率满足

clk/232=0.023Hz< Fout8

即可以满足设计任务1kHz~10MHz输出频率范围的需求.

另一个重要的频率指标是输出信号频率稳定度，指在规定时间内，规定的温度、湿度、电源电压等变化范围内，振荡频率的相对变化量。通常指短期频稳度，即一天内因温度、电源电压等外界因素变化而引起的频率相对变化量，本设计要求小于104。

AD8950输出频率的变化量△Fout<最小输出频率Fout =108/232=0.023Hz 设计所要求的最小频率=1KHz=103Hz,则

输出频率的相对变化量<0.023Hz/103Hz=0.23104<104,即 输出信号频率稳定度在DDS模块的输出上完全满足设计要求.

⑥滤波电路

AD9850采用的时钟信号clk=100MHz，因而最高10Mhz的频率输出要求使得一个完整周期的正弦波仅有不到十个点,所以考虑加适当的后级滤波,抑制失真,平滑输出的正弦信号，同时保证最终输出频率稳定度<104.

该滤波电路由分立元件构成,电路图如下所示

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图4 滤波电路

该电路通带截至频率较高，对大于10MHz的频率衰减较好,可以充分滤除谐波，降低失真度。 （2） FPGA模块的设计

①低频调制信号发生器

该低频信号发生器实质上是一个完全由FPGA构建的DDS,其设计完全遵照上述DDS集成芯片AD9850的工作原理,只要外加DA转换器就可以得到

该正弦信号,按设计任务要求其频率为1KHz,作为调制信号的具体表达式为:

x(t)U(t)Ucost,=1kHz

②模拟频率调制FM

调频就是用调制信号去控制载波的频率变化. 调制信号: x(t)U(t)Ucost, =1kHz

载波信号: uC(t)UCmcos(Ct)，100KHzc10MHz 具体的调制过程由CPU和FPGA控制DDS实现： 调频信号的数学表达式为:

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sFMtACcoswctkfx(t)dt

要把上式转换为离散数学表达式，除了要完成离散化之外，还要把式中的积分转换为合适的数值积分，这里采用了复化积分法。

复化积分式将求积空间[a，b]分为n等分，步长为h=（b-a）/n，分点为Xk=a+kh，先求各区间上的积分值，然后再求和。复化梯形公式为：

h Tnf(xk)f(xk1)

k02采用复化求积后，FM的离散数学表达式为：

nx(iTs)x[(i1)Ts]s(nTs)coswcnTskfTs

2i1nkfx(iTs)x[(i1)Ts]cos2f1nTsTs

22i1n1这里由自行设计在FPGA中的低频DDS 信号发生器产生FM的调制信号,FPGA根据该信号的采样值计算出相应得频率控制字,此控制字与FPGA中预先存储的载波信号的频率控制字相加,再送到DDS,控制DDS输出相应频率的正弦波,从而实现调频. 这里设 Kkf2fref232k，K即调制系数，是AD9850分辨率的倍数。设求和后的数据

fref232为X，则产生的相应频率为: f0KXf0232X，控制字为:

fref此频率字和载波信号的频率控制字相加,然后送入AD9850,输出所得的正弦波即调频结果.其软件流程图如下所

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调制后载波的频率变化为:

(t)kfu(t)kfUmcos(t)mcost

式中,kf为调频比例常数,单位为rad/(sV),m叫最大频偏mkfUm 调频波瞬时角频率为:

(t)c(t)ckfu(t)

所以调频的输出频率由输入调制信号的幅度控制，而调制信号幅度可由产生调制信号的FPGA模块和CPU程控调节，从而实现最大频偏△m 5kHz与10kHz的二级程控。

③二进制振幅键控2ASK

二进制振幅键控调制信号是由二进制符号0和1组成的序列,且符号0与符号1彼此独立互不相关,二进制振幅键控信号是由CPU和FPGA生成的

0一个单极性脉冲序列 m(t)[Ang(t-nTs)]1，与一个正弦载波信号

n 12

VC(t)Acost的乘积,即vam(t)[Ang(tnTs)]Acost0Acost

n其中g(tnTs)是持续时间为Ts矩形脉冲，An=0或1取值服从0和1出现的概率，A为载波幅度，=2f，按要求f=100khz

④二进制移相键控2PSK 图5 ASK键控法的实现

二进制移相键控调制是受键控的载波相位按调制信号而改变的一种数字调制方式。 PSK键控法的实现：

0调制信号: S(t)[Ang(tnTs)]1

n已调信号: sfsk(t)Acos(t),或0

相位由CPU和FPGA以提供控制字的方式进行控制，图6 PSK键控法的实现

上式可化为: Sfsk(t)[Ag(tnT)]AcostnsnAcost-Acost

因而一个二进制移相键控信号可以看作一个双极性脉冲序列：

m(t)[Ang(t-nTs)]1-1

n与一个正弦载波信号：VC(t)Acos(t) 的乘积： sfsk(t)[Ang(tnTs)]Acos(t)

n其中g(tnTs)是持续时间为Ts矩形脉冲，An=-1或1取值服从-1和1出现的概率，A为载波幅度，=2f，按要求f=100KHZ。

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以上FPGA模块各部分功能均由硬件语言配合CPU按照所述原理实现，具体源代码见附录。 （3） 系统CPU的设计 CPU工作的流程图

系统初始化是否有键按下YESNo①正弦波信号发生②AM调制③FM调制④ASK PSK调制计算控制字计算调制度DDS混频器 混频器由模拟乘法器实现，CPU不对其作任何控制。

本系统CPU由25MIPS单片机C8051F236实现，其内部含有1280 字节RAM、8k字节Flash、3 个16位定时器、32 个I/O口等丰富的资源，使其具有

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足够的能力去控制整个系统，具体的程序代码见附录。 （4） CPLD模块的设计

4*4键盘用于系统的人工控制，其扫描过程由CPU同类型单片机C8051F230完成,然后通过CPLD与CPU通信。

液晶用于显示系统输出频率、相应菜单等信息，由LCD驱动器、LCD控制器、LCD显示屏以及少量电阻电容构成，具有轻小、功耗低、显示内容丰富、指令功能强、接口简单、自带RAM等特点，用CPLD及CPU控制方便灵活，可靠性高。

除了键盘扫描和液晶显示之外，CPLD还要负责FPGA与CPU 的总线通信。

具体CPLD的程序源代码见附录。 （5）模拟幅度调制AM

实现AM波的关键是在调制之前必须在调制信号上叠加一个直流电压如下图红线所示：

载波 调制信号 调幅波

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调制信号

u(t)Ucost,在本系统中=1kHz

载波

Vc(t)= A COSt,1MHz~10MHz 调幅波为

Vam=Vcm(1+MaCOSt)，如下所示

称为振幅调制,又称调幅度, Ka为比例常数,在本系统中为硬件比例乘法器AD834的比例系数. AM有两种实现方法：

图7 先加后乘法 图8 先乘后加法

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本系统采用了前者先加后乘法。

模拟乘法器是由二次方律电路组成的，设二次方律电路的输入电压是X与Y之和,其输出电流为

I2a2(X+Y)2= 2a2( X2+2XY+Y2)

与之对称且极性相反的二次方律电路,其输入电压为X-Y,则输出电流为

I`-2a2(X-Y)2=-2a2(X2-2XY+Y2)

将两个二次方律电路的电流相加的总输出电流为 I。=I+I`=4aXY

2AD834为四象限乘法器，在芯片内部输入电压先转换为差分电流(V－I转换电阻约为280Ω),目的是降低噪声和漂移；然而，输入电压较低时将导致V－I转换线性度变差，为此芯片内含失真校正电路，以改善小信号V－I转换时的线性特性。电流放大器用于对乘法运算电路输出的电流进行放大，然后以差分电流形式输出，其三个差分信号端口： 电压输入端口X=X1－X2 Y=Y1－Y2，

电流输出端口W=W1－W2，W1、W2的静态电流均为8.5mA，则 AD834的传递函数为：

W=4XY (X、Y的单位为伏特，W的单位为mA)

所以 Ka恒为4，XY两个输入通道一个为高频载波输入Vc(t)= A COSt，一个为调制输入u(t)Ucost。

设计要求10%17

尽管AD834的输入电阻较高(20kΩ)，但输入端仍有45μA的偏置电流,所以当输入采用单端方式时，输出误差还应考虑失调电压的影响.假如信号源的内阻为50Ω，就会在输入端产生1.125mV的失调电压。为消除该失调电压，可在另一输入端到地之间接一个与信号源内阻等值的电阻，或加一个大小、极性可调的直流电压，以使差分输入端的静态电压相等，减小输入直接耦合到输出的直通分量，因而为方便起见，乘法器最好采用差分输入方式，但是应当注意的是，当输入差分电压超过AD834的限幅电平(±1.3V)时，系统将会出现较大的失真。

（6）.放大电路的设计

依照前述方案使用两级如下所示的AD603放大电路：

图9 放大电路单级示例

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图9 放大电路功放部分

上图是MULTISIM 电路仿真时候的电路图，是一个典型的双电源供电的对称互补电路。三极管选用的是高频孪生对管，组成推挽对称输出级。

晶体管在很大程度上决定了放大器的带宽。因为有源负载的频率特性和噪声特性较差，因此我们在电路中采用电阻做负载。使用分立元件制作后级放大器时，在指标允许的情况下，我们尽量选择合适输入阻抗，以减少空间辐射带来的干扰。另外,AD603输入阻抗为100Ω，低的输入阻抗将带来如功率、阻抗匹配等若干问题，因此我们在输入前级用三极管搭设了射极跟随器，用以提高输入阻抗,不使用运放同样是因为集成芯片带宽的限制.根据公式：Rin≈βRe,我们取β=150的高频三极管，取Re=1kΩ，使输入阻抗大于150kΩ,从而最终保证高频较大幅度正弦信号的生成.

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由于整个系统的频率较高，因此模拟部分与数字部分应互相分开，以免互相干扰。另外还可以采取一些措施，例如引线尽量短、交叉尽量少，每个芯片电源和地之间都应接有去耦电容，这样可以很好的消除“毛刺”及高频噪声等。 三. 调试

根据设计方案的要求,调试的过程共分为三步:硬件调试、软件调试、和软硬联合调试。

1. 硬件调试

（1） 正弦信号生成电路的调试

调试时，分别给AD9850输入1KHz和10MHz的频率字，用频率计测试输出频率，计算输出频率的误差和稳定度，再用示波器查看其输出波形（见附录），观察失真情况，记录输出幅度。 （2） 放大电路的调试

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将正弦信号生成电路调试测得的输出幅度作为放大电路的输入，在保证频率稳定度的情况下，使最终输出达到1V或6V1V。 （3） FPGA的调试

调试时，先要保证FPGA硬件语言程序的仿真结果必须满足系统预先设计的逻辑功能，然后使用逻辑分析仪，分析FPGA的输入输出，可以发现时序与仿真结果是否相符，以便找出硬件电路的故障。 （4） 模拟乘法器的调试

调试时，将DA转换器的输出作为调制信号由XY其中一路输入，另一路幅度固定频率较高作为载波，使DA每步进10%，乘法器AD834输出步进10%。 （5） CPLD的调试

该部分除了键盘和液晶显示的调试，主要是CPLD硬件语言程序的调试，方法同FPGA的调试。 2软件调试

鉴于仿真器对C51的支持都有一定缺陷，一般仅能检测出语法差错，因而要确认程序没有逻辑问题必须下载到单片机来调试。本系统的软件系统不大，采取自上而下的整体调试法即可。 2. 软硬联调

该系统软件和硬件之间的联系，依靠CPLD与单片机、CPLD与FPGA之间的通信来完成，因而软硬之间相对独立，只要硬件调试和软件调试

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都基本完成，系统的软硬联调将不会有太大问题。 四、指标测试

1. 测试仪器

频率计：SAMPO CN3165 示波器：HITACHI V-1060 逻辑分析仪：HS3-100MHz 数字万用表：DT9205 2. 指标测试

(1) 输出波形频率范围及频率稳定度测试 测试数据表如下 预置频率 负载50 1KHz 10KHz 50KHz 100KHz 200KHz 500KHz 1MHz 5MHz

输出频率 相对变化率 (稳定度) 1.00002KHz 9.99999KHz 49.9999KHz 100.000KHz 200.002KHz 499.999KHz 0.99998MHz 5.00000MHz 22

0.2*10 0.1*10 0.1*10 0.1*10 无变化 无变化 0.2*10 0.2*10 44444410MHz 10.0001MHz 无变化 由表可以看出,系统成功完成了正弦波输出频率1KHz~10MHz的范围要求, 相对变化率均小于10,所以该系统输出正弦波具有高频率稳定度. (2)输出波形幅度范围测试 测试数据表如下

预置频率/Hz 输出幅度基本要求 输出幅度扩展要求 负载/ 1V 6V1V 41KHz 10KHz 50KHz 100KHz 200KHz 500KHz 1MHz 5MHz 10MHz 1.010 1.120 1.196 1.231 1.263 1.301 1.330 1.212 1.085 50 50 50 50 50 50 50 50 50 由表可见,系统输出正弦波在50负载下峰峰值达到了基本和扩展要求.

3. 测试结果分析

由测试结果可以看出系统输出的正弦波频率精度较高，而电压幅度上下起伏较大，经分析除了放大电路主要有以下三个误差来源：

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① 测试仪器本身存在误差或缺陷

② 由于印刷电路板本身结构的限制，影响了整个电路的布局和走线，从而引入了一定噪声和干扰。

③ DDS、滤波电路、乘法器等器件所产生的噪声和干扰：

首先滤波电路是由小电阻、小电容和小电感组成的大于10MHz的低通滤波器，因此该电路对整个系统的信号幅度影响较小，而主要作用在频谱上，这是频率输出误差的一个主要来源。

DDS集成芯片AD9850本身性能很高，对大于40 MHz的信号衰减高达50DB，但也是频率误差的一个主要来源，其输出与外部DA转换器作为模拟乘法器AD834的XY输入，即

X输入误差：X真值=X+△X， Y输入误差：Y真值=Y+△Y， AD834比例系数Km：Km真值=Km+△Km，则

输出W真值=W+△W= Km*X真值*Y真值=(Km+△Km)*(X+△X)*( Y+△Y) 所以乘法器的输出绝对误差为

△W=△Km*X*Y +△Km*X*△Y+△Km*△X*Y+ △Km*△X*△Y +Km△XY+ Km

*△YX+Km*△X*△Y

即系统误差的主要来源。

由其数据手册可知Km=4，△Km<0.5%，△Y<10%,△X<10%则

△W<0.4X+0.4Y+0.005X*Y+0.04

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这个误差计算可以和测得数据互相印证,反映了系统的可靠性和方案选择的合理性。 五、设计总结

该系统不仅完成了题目的基本要求和功能指标,而且将发挥部分的扩展功能也基本实现了.

正弦波频率范围 频率步进和设置 频率稳定度 电压峰峰值 电压峰峰值 失真度 任务要求 1KHz~10MHz 100Hz <10 4 实际性能指标 实现 实现 实现且<105 实现 1V 6V1V 用示波器观察无实现 明显失真 AM调制度Ma Ma步进量 FM最大频偏 10%~100% 10% 5KHz或10KHz 二级程控 ASK、 PSK调制 基带序列码速实现 10Kbps 其他

键盘输入与液晶实现 25

显示

六、附录（整个系统的电路图以及PCB版图，程序源代码）

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