课程名称：CPLD+FPGA
使用班级：10050341 10050342 学 号： 1005034244 姓 名： 祁昌龙
总分 得分
一、（本题满分60分）采用图形输入法，设计一个3-8译码电路，要求：
（1）给出设计输入的完整的原理图； （20分） （2）给出检查基本错误的结果； （5分） （3）给出锁定引脚的平面布局图； （5分） （4）编译工程并给出编译结果； （10分） （5）建立仿真通道文件，给出仿真结果； （20分）
得分
二、（本题满分40分）利用VHDL语言设计输入一个二十四进制计数电路，要求
（1）给出完整的VHDL程序； （15分） （2）利用生成的默认符号进行原理图设计； （5分） （3）给出锁定引脚后的平面布局图； （5分） （4）编译工程并给出编译结果 （5分） （5）建立仿真通道文件，给出仿真结果 （10分）
第一题：
（1）建立项目，并把项目命名后保存在已的文件夹mywork里。
（2）新建一个图形输入文件。
（3）双击图形输入文件的空白处，弹出添加元器件对话框。键入74138添加74138译码器作为本体的应用芯片。
（4）再依次添加3个输入（input）、8个输出（output）、1个Vcc和1个GND，并连线。
（5）将绘制好的图形文件保存，使用默认名即可。
（6）使用compiler或者save&check对图形文件进行编译。
（7）通过assign-device菜单命令选择器件，并使用其下面的图标进行引脚的锁定。
（8）以上工作完成之后，对图形文件进行重新编译，使锁定引脚有效。然后建立波形文件，如下图所示。
（9）对name下方的空白处右击，选择Enter Nodes From SNF，在波形图文件中添加电路图中的节点。
（10）file-end time修改仿真的终止时间为10us。
（11）对输入波形S0~S2进行编辑，完成后保存。
（12）使用MAX+PLUSⅡ菜单下的simulator命令，对原理图进行时序仿真。
（13）最终所得波形仿真结果如下图。
第二题：
（1）与第一题不同的是，该题是进行文本输入，这里使用VHDL语言设计一个24进制的计数器。新建文本文件如下：
（2）24进制计数器的VHDL语言如下：
（3）保存文本输入文件。注意保存时要使保存的文件名与VHDL的实体名（ENTITY）一致，否则将会编译出错。如果当前有多个输入文件打开，则把将要编译的文件最大化后通过 File-project-set project to current file 命令将当前文件置顶，仅对当前文件（及以下次级文件）进行编译。
（4）对文本文件进行编译。
（5）选择器件。
（6）锁定引脚。
（7）使用file-create default symbol创建与刚才使用VHDL语言描述功能相对应的元器件。
（8）新建图形文件后双击空白处调用改元器件counter24。
（9）添加必要的输入输出管脚并连线。
（10）对该图形文件进行编译。
（11）新建波形文件，以对以上图形文件进行仿真。
（12）添加节点
（13）修改仿真终止时间为10us。
（14）编辑输入波形并保存。
（15）开始仿真。
（16）波形仿真结果如下：
所有步骤如上所述。
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