可制造性导向设计

The Rising and Growing Design-For-Manufacture (DFM) 林宗輝1, 馬光華2

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聯華電子公司, 中央研發部-邏輯製程開發, 專案經理 聯華電子公司, 中央研發部-邏輯製程開發, 副部長

前言 半導體製程技術的演進先前大致依循摩爾定律（Moore’s Law）：每兩年進步一世代，佈局規則（Layout Rule）持續需較前代原始設計微縮70%，使積體電路（IC）單位面積內含電晶體的數量增加一倍。目前先進技術已正式進入奈米（Nanometer，按一奈米=十億分之一公尺）世代，如90奈米技術已在量產中。但是在技術繼續演進的道路上可謂困難與挑戰重重，例如半導體業界所共同訂定的國際半導體技術藍圖（International Technology Roadmap for Semiconductors，ITRS），從2003年起即體認製程持續微縮所面臨的困難度越來越高，發展時程已從每2年發展一個世代重新修正為每三年一個世代（如圖一所示），預期了製程發展的時程的減緩。而許多新技術、新方式，不論在設計端或製程發展

圖一 2003 ITRS Technology Trends

端，都開始興起與被熱烈討論，試圖克服奈米世代的挑戰，保持技術進步的動力。

積體電路(IC)製程技術不斷的微縮，在穩定性的控制上日形艱難及許多製程上的衍生效應於先前設計時並未被充分考量，使得IC可正常功能的幅度（Margin）及良率（Yield）提昇的速度在奈米世代後開始受到明顯的影響，因此一些‘可製造性導向設計’（Design For Manufacturability，以下簡稱DFM）的解決方案，在近一、二年來開始成為重要的主題。DFM或相似DFY （Design for Yield，良率導向設計），簡而言之即由製程人員將IC由設計完到製造過程所可能發生之各種效應（Effects）及變異（Variation）及更重要的對IC功能的影響加以仔細的分析檢測，而設計者在設計流程中即將這些資訊考量含入，使所設計的IC對製程變異有更佳之容忍度（tolerance）及更容易有高良率。DFM衍生出許多新而複雜的課題需要晶片設計者及製程提供者的攜手合作，也有別於傳統的設計製程分工模式。本文僅就DFM涵蓋之課題及未來發展趨勢作一簡短探討。

微影技術對設計佈局帶來的挑戰及

DFM方案 進入奈米世代後因製程微縮所帶來的挑戰，依對設計上的影響大體上可分為兩大類：第一類主要為設計實體佈局（Physical Layout）上確實度及穩健性，為因光學微顯影技術（micro-lithography）發展時程無法跟上製程技術微縮所需，如90奈米之閘極線寬實際已達70奈米，但最新型現役光學掃描機之波長仍維持在193奈米，而更新更小波長（更佳解像能力）的微影技術，如157nm 波長；或深超紫外線微影技術（EUV），不是因為進展過慢被業界放棄（157nm），或則離量產階段尚遠，由於實體尺寸所需已遠小於所能使用之光學波長，所以製程技術進入所謂次波長紀元（Sub wave length era），常見比喻如‚好像在用蠟筆（粗）去畫條像頭髮一樣線‛形容其困難度，可見一般。在此情形下造成在晶圓上曝出後的關鍵尺寸（Critical Dimension，CD）易產生誤差（Bias），直接或間接造成缺陷（退縮，橋接，開短路等），影響量產良率。 此外如Poly Gate的CD與原設計時選用差異太大，對元件特性影響造成產品運作區間過小等種種問題。

為解決微顯影技術等問題，光學鄰近效應修正法（Optical Proximity Correction，OPC）及其他各種解析度增強技術（Resolution Enhancement Technology，RET）早已開始被應用在設計圖樣作各種修正，期使最後曝光/蝕刻後圖形與設計時所要相同，此即所謂設計佈局畫什麼即（在晶片上）得到什麼（What You Draw Is What You Get (on Si)）。然而，即使目前OPC技

術已大幅改善，並由傳統的規則基礎的方法（Rule Base）演進到模型基礎

的方法（Model Base），但其技術本身仍有一定極限，仍然無法完全百分百解決此實際臨界尺寸與原設計佈局偏差問題。

目前晶圓專工業者為解決此問題，有多項DFM的措施，在90奈米開始，便為爾後量產時之可製造性考量，開始在提供給客戶的設計支援手冊（Design Support Manual）中，額外加入或整理出較有利量產的設計規則。此種為考慮量產製程容忍度及提高良率考量所訂定出來的設計規則，稱之為‘推薦規則’（Recommended Rule）。由於推薦（佈局）規則係在某些最小設計規則上大部分是間隔（spacing）規則上與以放鬆（大）， 全部採用會使晶粒面積相對變大，所以一般會依對可製造性或對良率的可能貢獻程度定出不同的推薦等級，如對良率確定貢獻較大者定為第一優先 （Priority one），提醒設計者優先採用。

另一DFM方法，則在提供給客戶的設計建議中加入適合‘光學鄰近效應修正法’的圖樣佈局指導原則（OPC-Friendly Design Guideline），亦即指出某些OPC較無法完美修正之佈局放樣方式，提醒設計者選擇避開，以後更可能植入於自動佈局軟體中，避免有過緊不合量產製造的設計佈局圖樣，而造成產品良率不易提昇。

同時，傳統的設計後佈局驗檢（Post Layout Check）僅檢驗線路佈局

時的規則是遵循IC製造廠所提供的規則與否，均未將光學之效應考慮在內，亦即不是檢驗最後在晶圓上所產生的最後圖形。對此也發展出各式之光學規則檢驗（Lithography Rule Check，LRC），亦即將設計佈局作一光學/OPC之模擬後，再去做檢驗，如此即可找出設計佈局上較不利製造之熱點（hot spot），而可在設計階段加以修改排除，增加設計佈局之穩健度（Robustness）。LRC方法目前都已在開始使用中，長期可自動化後將是設計流程的必要步驟。

此外與設計佈局穩健度有關但與微影技術較無直接關係之DFM主要作可能失效點預防（Fault Prevention）而增加雙重接點，例如在先進的銅導線製程中，上下兩導線僅靠單個內連線栓塞（Via）連通，單一產品也許有上千萬個。在製程微縮下，因所掉落的微塵或因電遷移（Electro-migration）效應使單個內連線栓塞在長期操作下產生的空洞（Void）而都易造成斷線，使產品失效。

圖二 雙內連線栓塞可提高良率 晶圓專工業者在可製造性導向設計規則中建議在不影響面積下，盡量設計成兩個以上的內連線栓塞（Double Via Insertion，or redundant via），以增加量產時的良率及產品穩健性（見圖二）。此法已在設計自動化上

實現，單層 double via 實現率可達九成以上。

元件微縮之衍生效應對電性模型之影響及DFM方策

元件（Device）持續微縮，電晶體特性對製程變化及其環境的敏感度愈來愈高，許多先前被視為次等效應 （secondary effects）已不能再被等閒視之，考量對整體電性的變異，這些效應已明顯成為主要效應對產品的設計有相當的影響；設計者希望製程提供者能仔細分析這些效應，如無法在製程上降低避免，則需將其含入設計者所依賴之電性參數模型中（SPICE Model），使能在設計時作最精準之計算。

常見提起之效應有：

LOD （Length of Diffusion）Effect：對相同大小閘極因其所在擴散區的相對位置及尺寸大小而有不同電性之效應，此為STI 不同應力效應之故，又稱STI stressing effects。

Well Proximity Effect：因井區離子植入散射（Scattering）效應之關係，電晶體電性會因N井區至擴散區距離不同而受不同程度之影響。

L shape Effect （poly/Diffusion flare）： 在佈局時畫一個L形的圖形其彎角假設為直角，但在實際狀況下因光學臨近效應，彎角是一個類似外展喇叭形（flare），當poly gate愈來愈靠近 diffusion 時這些彎角就開始對電性開始產生影響的效應。

在製程後段內連線（Interconnect）上，自進入130奈米世代後，為降低導線阻值及電容（Resistance and Capacitor，RC）以增快導線速度，在導線本身及其隔絕介電層（Dielectric Layer）引進銅及低介電值材料（Copper/Low-K），及所需雙嵌入製程步驟（Dual-Damascene Process），使用許多新製程技術如電鍍銅（Copper Electroplating），銅化學機械研磨（Cu-CMP），及低介電層蝕刻（Low-K Etching）。這些製程技術會因設計圖樣佈局的線寬大小及密度變化而產生不同程度的負載效應（Loading Effect），這些製程負載效應，會影響內連線電阻及電容的實際效果。製程方案以Cu CMP為例，為降低負載效應，專工業者在提供給客戶的設計支援手冊中，會有加入無作用銅填充物（Dummy Filler）規則,來增加研磨平坦性（Planarization）。 即使如此，因研磨不平整度所造成的厚度變化，必須被考慮進電阻電容的計算中，以確保內連線速度與當初設計的標準符合。

此外之因蝕刻製程造成導線深度不同而對RC設計目標之影響，目前也是希望透過電性量測之方式加以了解中。

DFM需製程、設計業者密切合作，共創雙贏 因製程微縮所演進出來的可製造性設計導向方案越趨顯的重要，尤其當90奈米晶片已進入量產規模的現在，設計業者與專工業者已愈來愈重

視此一問題。設計業者持續要求專工業者提供各方面的可製造性設計建議，視產品而加以運用，以確保自家產品的良率及穩健度。所以可說，可製造性設計方案是專工業者與設計業者共同為提昇產品良率所發展出來的溝通介面。此一趨勢，在同時具有設計及量產能力的IDM公司同樣受到重視。

設計業者需有適當可用的自動化

設計軟體工具（EDA Tool），使設計業者在設計之初，就可以利用這些工具所模擬的結果來修正設計，以確保所設計與製造的結果相近。所以DFM 解決方案之最後目標需實現於EDA 工具上。所以設計者，EDA 工具業者及製程提供者是完整方案的鐵三角。

圖三 UMC L90 DFM Support Flow 在聯電在90奈米製造所提出的可製造性設計方案支援流程（DFM Support Flow）如圖三所示。其中包括可製造性設計建議的IP及Library；在設計階段亦提供客戶DFT（Design-For-Test）及DFD（Design-For-Diagnosis）兩種服務；在出光罩之前及之後提供客戶LRC/OPC等服務（Pre/Post Tape/Out LRC/OPC Service）。

此外，針對出光罩後的設計規則

檢驗也有提供針對可製造性導向設計的檢驗流程。另外，在可製造性導向設計的指導原則（DFM Design Guideline）中，如圖三所示，除提供雙內連線栓塞建議規則（Double Via Insertion）外，亦可提供此項自動化的服務。 而這些提供的可製造性設計的整套方案都必須要設計業者的配合，才能為產品良率共同創造雙贏。在此同時，也要設計業者不斷的提供意見給晶片製造商來共同提昇整個可製造性設計方案的最適化（Optimization）。 結語 半導體產業在持續遵循摩爾定律在進入奈米世代後，製程的微縮已經面臨到製程極限的挑戰，為使晶片製造的良率及產品的品質不被影響，晶片製造商提出DFM方案給晶片設計業者作為設計時的建議及參考。這些方案唯有賴晶片設計業者與製程提供者的共同合作才能共創雙贏，提昇產品品質與良率，共同為奈米世代創造未來及持續進步的原動力。如此半導體產業才能持續創造商機，持續帶動產業進步。