B（有答案）
一、选择题
1、下面关于计算机Cache的论述中，正确的是（ ）。
A.Cache是一种介于主存和辅存之间的存储器，用于主存和辅存之间的缓冲存储 B.如果访问Cache不命中，则用从内存中取到的字节代替Cache中最近访问过的字节C.Cache的命中率必须很高，一般要达到90%以上 D.Cache中的信息必须与主存中的信息时刻保持一致 2、存储器采用部分译码法片选时，（ ）。 A.不需要地址译码器 B.不能充分利用存储器空间 C.会产生地址重叠
D.CPU的地址线全参与译码
3、在原码两位乘中，符号位单独处理，参加操作的数是（ ）。 A.原码 B.绝对值的补码 C.补码 D.绝对值
4、信息序列16位，若想构成能纠正一位错、发现两位错的海明码，至少需要加（ ）位校验位。
A.4 B.5 C.6 D.7
5、用海明码对长度为8位的数据进行检/纠错时，若能纠正一位错，则校验位数至少为（ ）。
A.2 B.3 C.4 D.5 6、在（ ）结构中，外部设备可以和主存储器单元统一编址。
A.单总线 B.双总线 C.三总线 D.以上都可以 7、总线宽度与下列（ ）有关。
A.控制线根数 B.数据线根数 C.地址线根数 D.以上都不对 8、指令寄存器的位数取决（ ）。
A.存储器的容量 B.指令字长 C.机器字长人 D.存储字长
9、在计算机系统中，作为硬件与应用软件之间的界面是（ ）。 A.操作系统 B.编译程序 C.指令系统 D.以上都不是
10、从一条指令的启动到下一条指令启动的时间间隔称为（ ） A.时钟周期 B.机器周期 C.节拍 D.指令周期
11、组合逻辑控制器和微程序控制器的主要区别在于（ ）。 A.ALU结构不同 B.数据通路不同 C.CPU寄存器组织不同
D.微操作信号发生器的构成方法不同。
12、设指令由取指、分析、执行3个子部件完成，每个子部件的工作周期均为At，采用常规标量流水线处理器。若连续执行l0条指令，则需要的时间为（ ）。 A.8∆t B.10∆t C.12∆t D.14∆t
13、在通用计算机指令系统的二地址指令中，操作数的物理位置可安排在（ ）。 I.一个主存单元和缓冲存储器 Ⅱ.两个数据寄存器
IⅡ.一个主存单元和一个数据寄存器 IV.一个数据寄存器和一个控制存储器 V.一个主存单元和一个外存单元
A. Ⅱ、Ⅲ、IV B.IⅡ、Ⅱ C. I、Ⅱ、Ⅲ D.I、Ⅱ、Ⅲ、V
14、若每个汉字用16×16的点阵表示，7500个汉字的字库容量是（ ） A.16KB B.240KB C.320KB D.IMB 15、在DMA传送方式中，发出DMA请求的是（ ）。 A.外部设备 B.DMA控制器 C.CPU D.主存
二、填空题
16、存储_______并按_______顺序执行，这是冯·诺依曼型计算机的工作原理。
17、由于存储器芯片的容量有限，所以往往需要在______和______两方面进行扩充才能满足实际需求。
18、汉字的_______、_______ 、_______是计算机用于汉字输入、内部处理、输出三种不同用途的编码。
19、中断处理过程可以嵌套进行，_________的设备可以中断_________的中断服务程序。 20、2000年，超级计算机最高浮点运算速度达到每秒_______次，我国的_______号计算机的运算速度达到3840亿次，使我国成为_______之后第三个拥有高速计算机的国家。 21、并行I/O接口______和串行I/O接口______是目前两个最具有权威性的标准接口技术。 22、为了解决多个_______同时竞争总线_______，必须具有_______部件。 23、不同的CRT显示标准所支持的最大________和________数目是不同的。
24、对存储器的要求是________、________、________为了解决这三个方面的矛盾。计算机采用多级存储器体系结构。
25、存储器的技术指标有存储容量、存取时间、________和________、
三、名词解释题
26、数据流：
27、中断：
28、页表：
29、主设备：
四、简答题
30、DRAM存储器采用何种方式刷新？有哪几种常用的刷新方式？
31、什么是中断？请说明它的特点和适用场合。
32、何谓分布式仲裁方式？
33、什么是指令周期？指令周期是否有一个固定值？为什么？
五、计算题
34、某计算机的CPU主频为500MHz，所连接的某外设的最大数据传输率为20KB/s，该外设接口中有一个16位的数据缓存器，相应的中断服务程序的执行时间为500个时钟周期。 请回答下列问题：
1）是否可用中断方式进行该外设的输入输出？若能，在该设备持续工作期间，CPU用于该设备进行输入/输出的时间占整个CPU时间的百分比大约为多少？ 2）若该外设的最大数据传输率是2MB/s，则可否用中断方式进行输入输出？
35、某计算机采用5级指令流水线，如果每级执行时间是2ns，求理想情况下该流水线的加速比和吞吐率。
36、某32位计算机，CPU主频为800MHz，Cache命中时的CPI为4，Cache块大小为32B；主存采用8体交叉存储方式，每个体的存储字长为32位、存储周期为40ns；存储器总线宽度为32位，总线时钟频率为200MHz，支持突发传送总线事务。每次读突发传送总线事务的过程包括送首地址和命令、存储器准备数据和传送数据。每次突发传送32B，传送地址或32位数据均需一个总线时钟周期。请回答下列问题，要求给出理由或计算过程。
1）CPU和总线的时钟周期各为多少？总线的带宽（即最大数据传输率）为多少？ 2）Cache缺失时，需要用几个读突发传送总线事务来完成一个主存块的读取？ 3）存储器总线完成一次读突发传送总线事务所需的时间是多少？
4）若程序BP执行过程中，共执行了100条指令，平均每条指令需进行1.2次访存，Cache缺失率为5%，不考虑替换等开销，则BP的CPU执行时间是多少？
六、综合题
37、写出一个定点8位字长的二进制数在下列情况中所能表示的真值（数值）范围： 1）不带符号数表示。 2）原码表示。 3）补码表示。 4）反码表示。
5）移码表示。
38、现有4级流水线，分别完成取指、指令译码并取数、运算、回写4步操作，假设完成各部操作的时间依次为100ns，100ns，80ns，50ns。试问： 1）流水线的操作周期应设计为多少？
2）试给出相邻两条指令发生数据相关的例子（假设在硬件上不采取措施），试分析第2条指令要推迟多少时间进行才不会出错？
3）如果在硬件设计上加以改进，至少需要推迟多少时间？
39、设某机器共能完成120种操作，CPU共有8个通用寄存器，且寄存器都为12位。主存容量为16K字（机器采用按字寻址），采用寄存器-存储器型指令。 1）欲使指令可直接访问主存的任意地址，指令字长应取多少位？
2）若在上述设计的指令字中设置一寻址特征位X，且X=0表示某个寄存器作为基址寄存器，试画出指令格式。试问采用基址寻址可否访问主存的任意单元？为什么？如不能，提出一种方案，使得指令可访问主存的任意位置。
3）若存储字长等于指令字长，且主存容量扩大到64K字，在不改变硬件结构的前提下，可采用什么方法使得指令可访问存储器的任意位置。
参考答案
一、选择题
1、C 2、C 3、B 4、C 5、C 6、A 7、B 8、B 9、A 10、D 11、D 12、C 13、B 14、B 15、A
二、填空题
16、程序 地址
17、存取时间 存储周期 存储器带宽
18、输入编码（或输入码） 内码（或机内码） 字模码 19、优先级高 优先级低 20、1万亿 神威 美国、日本 21、SCSI IEEE1394 22、主设备 控制权 总线仲裁 23、分辨率 颜色
24、容量大 速度快 成本低 25、存储周期 存储器带宽
三、名词解释题
26、数据流：
在计算机的存储器与CPU之间形成的不断传递的数据序列。存在于运算器与存储器以及输入输出设备之间。 27、中断：
是一种在发生了一个外部的事件时调用相应的处理程序的过程。 28、页表：
页式虚拟存储器管理用的地址映象表，其中包括每个页的主存页号、装入位和访问方式等。 29、主设备： 获得总线控制权的设备
四、简答题
30、答：DRAM采用读出方式进行刷新。因为读出过程中恢复了存储单元的MOS栅极电容电荷，并保持原单元的内容，所以读出过程就是再生过程。常用的刷新方式由三种：集中式、分散式、异步式
31、答：在计算机的运行过程中，cpu接到跟紧急的服务请求而暂停执行的现行程序转而去执行终端服务程序，已处理随机事件，执行完毕后又恢复源程序的执行；主要特点：随机性，通过执行程序处理随机事件；使用于中低速的NO管理，已处理随机事件； 32、答：分布式仲裁是以优先级仲裁策略为基础的仲裁方式。它不需要中央仲裁器，每个潜在的主方功能模块都有自己的仲裁号和仲裁器。当它们有总线请求时，把它们唯一的仲裁号发送到共享的仲裁总线上，每个仲裁器将仲裁总线上得到的号与自己的号进行比较。如果仲裁总线上的号大，则它的总线请求不予响应，并撤销它的仲裁号。最后，获胜者的仲裁号保留在仲裁总线上
33、答：指令周期是指取出并执行完一条指令所需的时间。由于计算机中各种指令执行所需的时间差异很大，因此为了提高CPU运行效率，即使在同步控制的机器中，不同指令的指令周期长度都是不一致的，也就是说指令周期对于不同的指令来说不是一个固定值。
五、计算题
34、解析：
1）因为该外设接口中有一个16位数据缓存器，所以，若用中断方式进行输入/输出，可以每16位进行一次中断请求，因此，中断请求的时间间隔为2B/20KB/s=100μs.
对应的中断服务程序的执行时间为：（1/500MHz）×500=1𝜇s。因为中断响应过程就是执行条隐指令的过程，所用时间相对于中断处理时间（执行中断服务程序的时间）而言，几乎可以忽略不计，因而整个中断响应并处理的时间大约为1𝜇s多一点，远远小于中断请求的间隔时间。因此，可以用中断方式进行该外设的输入输出。 若用中断方式进行该设备的输入/输出，则该设备持续上作期间，CPU用于该设备进行输入/输出的时间占整个CPU时间的百分比大约为1/100=1%。
2）若外设的最大传输率为2MB/s，则中断请求的时间间隔为106×2B/2MB=1𝜇s。而整个中断响应并处理的时间大约为1𝜇s多一点，中断请求的间隔时间小于中断响应和处理时间，即中断处理还未结束就会有该外设新的中断到来，因此不可以用中断方式进行该外设的输入输出
35、44.解析：流水线的加速比指采用流水线技术时指令的执行速度与等效的不采用流水线技术的指令执行速度之比，理想情况加速比等于流水线的级数。吞吐率指每秒钟能处理的指令数量。本题中计算机采用5级指令流水线，所以理想情况下加速比等于5。现在每完成一条指令的时间是2ns，则最大吞吐率等于1/2ns=5×108。
36、解析：
1）CPU的时钟周期为1/800MHz=1.25ns。 总线的时钟周期为1/200MHz=5ns。
总线带宽为4B×200MHz=800MB/s或4B/5ns=800MB/s。
2）因为每次读突发传送32B，而Cache块大小恰好是32B，所以只需要1个读突发传送总线事务来完成一个主存块的读取。
3）一次读突发传送总线事务包括一次地址传送和32B数据传送：用1个总线时钟周期传输地址，即5ns；首先，根据低位交叉存储器的工作原理，数据全部读出需要40ns+（8-1）×5ns=75ns。但是，在第40ns时，数据的读取与传输是可以重叠的，所以只需要加上最后一个体读出的数据的传输时间即可，即5ns。故读突发传送总线事物时间为5ns+75ns+5ns=85ns。
4）BP的CPU执行时间包括Cache命中时的指令执行时间和Cache缺失时带来的额外开销。命中时的指令执行时间：100×4×l.25ns=500ns。指令执行过程中Cache缺失时的额外开销：1.2×100×5%×85ns=510ns。可得，BP的CPU执行时间：500ns+510ns=1010ns。
六、综合题
37、解析：此题考查各种机器数的表示范围： 1）不带符号数表示范围：0~255。 2）原码表示：-127~+127。
3）补码表示：-128~+127。 4）反码表示：-127~+127。 5）移码表示：-128~+127。
38、解析：
1）流水线操作的时钟周期T应按4步操作中所需时问最长的一个步骤来考虑，所以T=100ns.
2）两条指令发生数据相关冲突的例子如下： ADD R1，R2，R3（R2）+（R3）→R1 （将寄存器R2和R3的内容相加存储到寄存器RI） SUB R4，R1，R5（R1）-（R5）→R4
（将寄存器R1的内容减去寄存器R5的内容，并将相减的结果存储到寄存器R4） 分析如下：首先这两条指令发生写后读（RAW）相关。两条指令在流水线中的执行情况见表。
ADD指令在时钟4时将结果写入寄存器堆（R1），但SUB指令在时钟3时读寄存器堆
（R1）。本来ADD指令应先写入R1，SUB指令后读R1，结果变成SUB指令先读R1.ADD指令后写R1，因而发生数据冲突。如果硬件上不采取措施，则第2条指令SUB至少应该推迟两个时钟周期（2×100ns），即SUB指令中的指令译码并取数周期应该在ADD指令的写回周期之后才能保证不会出错，见表。
3）如果硬件上加以改进，则只延迟一个时钟周期即可（100ns）。因为在ADD指令中，运算周期就已经将结果得到了，可以通过数据旁路技术在运算结果得到的时候将结果快速地送入寄存器RI，而不需要等到写回周期完成，见表。
39、解析：
1）首先，操作码可以确定为7位；8个通用寄存器需要3位来表示；访问16K字的主存也需要14位，故指令字长需要7+3+14=24位，指令格式如下：
2）由于增加了一位寻址特征位，且基址寄存器使用了通用寄存器，因此除了加一位寻址方式X，还得空一个字段（基址寄存器编号R1）来表示使用哪一个通用寄存器作为基址寄存器，故指令格式为
另外，由于覆盖主存的16K字需要14位的地址，而寄存器只有12位，因此采用基址寻址不可以访问主存的任意单元，但可以将通用寄存器的内容向左移动两位，低位补0，这样就可以形成14位的基地址，然后与形式地址相加，得到的有效地址就可以访问16K字存储器的任意单元。
3）首先，由于不能改变硬件结构，因此把寄存器的位数加长是不可行的。其次，因为指令字长为24位，而存储字长等于指令字长，所以恰好使用一次间接寻址就能达到16M字的寻址范围，完全可以满足题目所要求的寻址范围，而且还超额完成任务。
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