PLL频率综合器中整数和小数分频器设计与实现

PLL频率综合器中整数和小数分频器设计与实现

姓名：舒海涌申请学位级别：硕士专业：电路与系统指导教师：李智群

20100306

摘要摘要频率综合器是无线收发机射频前端芯片的关键模块，可以为不同标准的无线收发机提供稳定的、可编程的、低噪声的本地振荡信号，其性能决定或影响着整个无线收发系统的性能。在基于锁相环的频率综合器中，分频器是其中一个非常重要的模块，它是频率综合器能提供多个高精度频率信号并同时实现高频低功耗工作的关键和前提。小数分频技术的提出，打破了频率综合器环路带宽和信道河隔之间的限制关系，使其具有频率切换速度快、精度高、噪声小等优点，引起了人们越来越多的关注。本文在介绍锁相环式频率综合器的结构、工作原理及线性化模型的基础上，比较和总结了当前广泛应用的再生型、参量型和注入锁定型等模拟分频器及基于触发器实现的数字分频器的分频原理、性能优缺点及其电路实现，并对双模、多模（可编程）及小数分频的各种实现方案进行讨论。对于应用于无线传感网（ｗｓＮ）收发机中的频率综合器，根据各种分频器的结构特点，本文采用ＴＳＭＣＯ．１８ｐｒｏＣＭＯＳ工艺设计了一个由双模预分频器和可编程计数器构成的高速可编程分频器及一个用于产生正交输出的高速二分频器，对相应的分频器进行了前仿真、版图设计和后仿真，并进行了流片。在片测试结果表明，１．８Ｖ电源电压下，可编程分频器的工作频率范围为１．７．４ＧＨｚ，当输入频率为４．９６ＧＨｚ，输出频率为２ＭＨｚ时，相位噪声为．１２５．９ｄＢｃ／Ｈｚ＠１００ｋＨｚ，工作电流４．３ｍＡ，核心面积约为０．０１５蚴２。本文采用ＳＭＩＣ０．１３ｐｒｏＣＭＯＳ工艺设计了一个应用于ＤＶＢ．Ｔ／Ｈ射频调谐器的∑．△调制小数分频器，其中Ｚ－Ａ调制器采用多级噪声整形（Ｍｕｌｔｉ－ｓｔａｇｅＮｏｉｓｅＳｈａｐｉｎｇ，ＭＡＳＨ）结构，并引入输出序列周期最大化技术以降低小数杂散。对乏．广△调制小数分频器进行了前仿真、版图设计和后仿真，并进行了流片。本文设计的高速可编程分频器及二分频器己应用于ＷＳＮ射频收发芯片的频率综合器中。关键词：锁相环，频率综合器，双模预分频，可编程分频器，小数分频器ＡｂｓｔｒａｅｔＡｂｓｔｒａｃｔＴｈｅｆｒｅｑｕｅｎｃｙｓｙｎｔｈｅｓｉｚｅｒ（ＦＳ）ｉｓａｋｅｙｂｕｉｌｄｉｎｇｂｌｏｃｋｉｎｔｈｅＲａｄｉｏＦｒｅｑｕｅｎｃｙ（ＲＦ）ｔｒａｎｓｃｅｉｖｅｒ．Ｉｔｃａｎｃａｎｐｒｏｖｉｄｅｓｅｖｅｒａｌｃｌｅａｎ，ｓｔａｂｌｅａｎｄｐｒｏｇｒａｍｍａｂｌｅｌｏｃａｌｏｓｃｉｌｌａｔｏｒ（ＬＯ）ｓｉｇｎａｌｓｔｏＲＦｔｒａｎｓｃｅｉｖｅｒｓｔｈａｔｍｅｅｔｄｉｆｆｅｒｅｎｔｗｉｒｅｌｅｓｓｃｏｍｍｕｎｉｃａｔｉｏｎｓｔａｎｄａｒｄｓ．ａｎｄｉｔｓｐｅｒｆｏｒｍａｎｃｅｓｗｉｌｌｄｅｔｅｒｍｉｎｅｔｈｅｗｈｏｌｅｏｎｅｐｅｒｆｏｒｍａｎｃｅｓｏｆＲＦｓｙｓｔｅｍ．Ｉｎｐｈａｓｅ－ｌｏｃｋｅｄ－ｌｏｏｐ（ＰＬＬ）一ｂａｓｅｄＦＳ，ｔｈｅｆｒｅｑｕｅｎｃｙｄｉｖｉｄｅｒ（ＦＤ）ｉｓｍｏｓｔｉｍｐｏｒｔａｎｔｂｕｉｌｄｉｎｇｂｌｏｃｋｓ，ｉｔｍａｋｅｓＦＳｐｏｓｓｉｂｌｅｔｏｐｒｏｖｉｄｅｈｉｇｈ－ａｃｃｕｒａｃｙｍｕｌｔｉ－ｃｈａｎｎｅｌｏｆｔｈｅｗｈｉｌｅｓｉｇｎａｌｓｒｅａｃｈｉｎｇｈｉｇｈｏｐｅｒａｔｉｎｇｆｒｅｑｕｅｎｃｙａｎｄｌｏｗｐｏｗｅｒｃｏｎｓｕｍｐｔｉｏｎ．Ｆｒａｃｔｉｏｎａｌｆｒｅｑｕｅｎｃｙｄｉｖｉｓｉｏｎｔｅｃｈｎｏｌｏｇｙｃｏｍｐｌｅｔｅｌｙｏｖｅｒｃｏｍｅｓｔｈｅｔｒａｄｅｏｆｆｓｂｅｔｗｅｅｎｌｏｏｐｂａｎｄｗｉｄｔｈａｎｄｃｈａｎｎｅｌｓｐａｃｉｎｇ，ａｎｄｉｔｃａｎｏｂｔａｉｎａｆｉｎｅｒｆｒｅｑｕｅｎｃｙｒｅｓｏｌｕｔｉｏｎ，ｌｏｗｅｒｐｈａｓｅｎｏｉｓｅａｎｄｆａｓｔｅｒｆｒｅｑｕｅｎｃｙｓｗｉｔｃｈｉｎｇ，ｔｈｅｓｙｓｔｅｍｍｏｒｅａｔｔｅｎｔｉｏｎｓｏｎｄｅｓｉｇｎｅｒｓｈａｖｅｐｕｔｉｔｒｅｃｅｎｔｌｙ．Ｆｉｒｓｔｌｙ，ｗｅｉｎｔｒｏｄｕｃｅｔｈｅｐｒｉｎｃｉｐｌｅｏｆｔｈｅＰＬＬ－ｂａｓｅｄＦＳ，ａｎｄｉｎｔｒｏｄｕｃｅｉｔｓｌｉｎｅａｒｍｏｄｅｌ．Ｓｅｃｏｎｄｌｙ，ａｃｏｍｐｒｅｈｅｎｓｉｖｅｓｕｍｍａｒｙａｎｄｃｏｍｐａｒｉｓｏｎｓｏｆｃｕｒｒｅｎｔｆｒｅｑｕｅｎｃｙｄｉｖｉｓｉｏｎｔｅｃｈｎｉｑｕｅｓａｒｅｐｒｅｓｅｎｔｅｄ，ｗｈｉｃｈｃｏｎｔａｉｎｓｔｈｅｏｐｅｒａｔｉｎｇｐｒｉｎｃｉｐｌｅｓ，ｂｏｔｈａｄｖａｎｔａｇｅｓａｎｄｄｉｓａｄｖａｎｔａｇｅｓｉｎｐｅｒｆｏｒｍａｎｃｅａｎｄｃｉｒｃｕｉｔｒｙｒｅａｌｉｚａｔｉｏｎ．ＷｅｓｕｒｖｅｙｓｏｍｅｏｆｔｈｅｍｏｓｔｐｏｐｕｌａｒｄｉｇｉｔａｌａｎｄａｎａｌｏｇＦＤｓｓｕｃｈｌｉｋｅｒｅｇｅｎｅｒａｔｉｖｅＦＤ，ｉｎｊｅｃｔｉｏｎ－ｌｏｃｋｅｄＦＤａｎｄｆｌｉｐ－ｆｌｏｐ－ｂａｓｅｄＦＤ．Ｔｈｅｎ，ｗｅｉｎｔｒｏｄｕｃｅａｒｃｈｉｔｅｃｔｕｒｅｏｆｄｕａｌ－ｍｏｄｕｌｕｓｄｉｖｉｄｅｒ，ｔｒａｎｓｃｅｉｖｅｒｉｎｐｒｏｇｒａｍｍａｂｌｅｄｉｖｉｄｅｒａｎｄｆｒａｃｔｉｏｎａｌｄｉｖｉｄｅｒ．ＦｏｒｔｈｅＦＳｏｆａｐｐｌｉｃａｔｉｏｎ，ｔｈｉｓｔｈｅｓｉｓｐｒｅｓｅｎｔｓｔｈｅｃｉｒｃｕｉｔｄｉｖｉｄｅｒｃｏｍｐｏｓｅｄｂｙＷｉｒｅｌｅｓｓＳｅｎｓｏｒＮｅｔｗｏｒｋ（ＷＳＮ）ａｎｄａｄｅｓｉｇｎｏｆａｄｉｖｉｄｅ－ｂｙ—ｔｗｏｃｏｕｎｔｅｒｈｉｇｌｌ－ｓｐｅｅｄｐｒｏｇｒａｍｍａｂｌｅ０．１８－ｌａｉｎＣＭＯＳｐｒｏｃｅｓｓ．ｄｕａｌ—ｍｏｄｕｌｕｓｐｒｅｓｃａｌｅｒａｎｄｐｒｏｇｒａｍｍａｂｌｅｉｎＴＳＭＣＴｈｅｅｘｐｅｒｉｍｅｎｔａｌｒｅｓｕｌｔｓｉｎｄｉｃａｔｅｄｔｈａｔａｌｌｄｉｖｉｄｅｒｓｗｏｒｋｗｅｌｌｆｏｒｉｔｓａｐｐｌｉｃａｔｉｏｎｉｎｄｉｖｉｄｅｒＣａｎｏｐｅｒａｔｅｗｅｌｌｏｖｅｒａｗｉｄｅＦＳ．ＴｈｅｐｒｏｇｒａｍｍａｂｌｅｄＢｃ／Ｈｚ＠１００ｋＨｚ．ａｒａｎｇｅｏｆ１—７．４ＧＨｚ；ｔｈｅｏｕｔｐｕｔｐｈａｓｅｎｏｉｓｅｉｓ－１２５．３ｃｕｒｒｅｎｔＴｈｅｃｏｒｅｃｉｒｃｕｉｔｗｉｔｈｏｕｔｔｅｓｔｂｕｆｆｅｒｓｃｏｎｓｕｍｅｓ４．３ｍＡ１１＂１１＂１１２．ｆｒｏｍａ１．８Ｖｐｏｗｅｒｓｕｐｐｌｙａｎｄｏｃｃｕｐｉｅｓｃｈｉｐａｒｅａｏｆａｐｐｒｏｘｉｍａｔｅｌｙ０．０１５Ｆｉｎａｌｌｙ，ｆｏｒｔｈｅＲＦｔｕｎｅｒｏｆｒｅｃｅｉｖｅｒｉｎＤＶＢ—Ｔ／Ｈ（ＤｉｇｉｔａｌＶｉｄｅｏＢｒｏａｄｃａｓｔｉｎｇ——Ｔｅｒｒｅｓｔｒｉａｌ／Ｈａｎｄｈｅｌｄ）ａｐｐｌｉｃａｔｉｏｎ，ｔｈｉｓｔｈｅｓｉｓｐｒｅｓｅｎｔｓａｌｌ蛋△（Ｓｉｇｍａ－Ｄｅｌｔａ）ｆｒａｃｔｉｏｎａｌｄｉｖｉｄｅｒｉｎＳＭＩＣＯ．１３·｝ｔｍＣＭＯＳｐｒｏｃｅｓｓ．ＴｈｅｆｒａｃｔｉｏｎａｌｄｉｖｉｄｅｒａｄｏｐｔｓａｄｅｓｉｇｎｍｅｔｈｏｄｏｌｏｇｙｆｏｒａｍａｘｉｍｕｍｓｅｑｕｅｎｃｅｌｅｎｇｔｈｉｎＭＡＳＨｄｉｇｉｔａｌｄｅｌｔａ－ｓｉｇｍａｍｏｄｕｌａｔｏｒｄｅｓｉｇｎ．ＴｈｅｆｒａｃｔｉｏｎａｌｄｉｖｉｄｅｒｈａｓｂｅｅｎｓｅｎｄｔｏＳＭＩＣｔｏｆａｂｒｉｃａｔｅｔｈｒｏｕｇｈｔｈｅＭｕｌｔｉ—ＰｒｏｊｅｃｔＷａｆｅｒｐｒｏｊｅｃｔ．Ｔｈｅｃｉｒｃｕｉｔｏｆｄｉｖｉｄｅ－ｂｙ—ｔｗｏａｎｄｈｉｇｈ—ｓｐｅｅｄｐｒｏｇｒａｍｍａｂｌｅｄｉｖｉｄｅｒｉｎｃｈａｐｔｅｒｆｏｕｒｈａｖｅｂｅｅｎｔａｐｅｏｕｔｅｄａｎｄｖｅｒｉｆｉｅｄｗｉｔｈｇｏｏｄｐｅｒｆｏｒｍａｎｃｅ，ｉｔｈａｓｂｅｅｎｕｓｅｄｉｎＷＳＮｆｒｅｑｕｅｎｃｙｓｙｎｔｈｅｓｉｚｅｒｃｈｉｐ．Ｋｅｙｗｏｒｄｓ：Ｐｈａｓｅ—Ｌｏｃｋｅｄ－Ｌｏｏｐ，ＦｒｅｑｕｅｎｃｙＳｙｎｔｈｅｓｉｚｅｒ，Ｄｕａｌ－ＭｏｄｕｌｕｓＰｒｅｓｃａｌｅｒ，ＰｒｏｇｒａｍｍａｂｌｅＤｉｖｉｄｅｒ＇ＦｒａｃｔｉｏｎａｌＤｉｖｉｄｅｒＩＩＩ第１章绪论第１章绪论１．１课题背景及意义在各种现代无线通信系统中，为了提高频谱利用率和抗多径干扰，频分复用技术被广泛采用。在采用频分复用技术进行通信时，无线收发机可能会根据指标要求实时切换信道。而信道的切换，是通过改变频率综合器（ＦｒｅｑｕｅｎｃｙＳｙｎｔｈｅｓｉｚｅｒ，ＦＳ）的输出频率来实现的。频率综合器的作用是给收发机中的变频电路提供本地载波信号，而载波信号的优劣往往是决定信号传输品质的第一道关卡。载波信号的频谱纯净度不仅影响了传输资料的正确性，对系统通道大小的决定也有着关键性的影响。尤其在多载波系统中，高密度的正交载波对本地振荡源的频谱纯净度提出了苛刻的要求。考虑到高集成度、高频谱纯净度、快速切换时间、低功耗和高频率解析度等各种因素，应用小数分频频率合成技术不失为一个很好的选择。小数分频的提出，打破了环路带宽和信道间隔之间的限制关系，使频率综合器能采用较高的晶振频率和宽的环路带宽来达到窄信道间隔，降低了分频比和带内相位噪声，同时使环路的锁定时间减小，输出频率切换速度得到提高。由于小数分频的这一系列优点，使得小数频率综合器越来越得到重用。在基于锁相环的频率综合器中，分频器是其中一个非常重要的模块，它是频率综合器能提供多个高精度频率信号并同时实现高频低功耗工作的关键和前提。通信过程中各个信道之间的切换都要靠改变分频器的分频比来实现。所以对频率综合器中分频器的研究、设计与实现有比较高的现实意义和工程应用价值，同时也能够提高自身的ＩＣ设计水平。本文设计的高速二分频器及整数可编程分频器项目来源为国家高技术研究发展计划（８６３计划）目标导向类项目“无线传感器网络节点嵌入式ＳｏＣ芯片和射频收发芯片设计”．本项目组的主要工作是ＣＭＯＳ工艺ＷＳＮ射频收发机芯片中射频前端部分的设计，主要由接收机、发射机和频率综合器三个部分组成。本文设计的小数分频器项目来源为上海市科学技术委员会重大项目“超深亚微米电感和可变电容模型库与射频ＩＰ核的研究与开发”。本项目组的主要工作是应用于ＤＶＢ—Ｔ／Ｈ的射频接收机前端芯片设计。１．２研究现状１．频率综合器研究现状目前，频率综合的实现方式大致可分为三种：直接（Ｄｉｒｅｃｔ）频率综合器、基于锁相环（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ，ＰＬＬ）的频率综合器和查表型（Ｌｏｏｋ－Ｕｐ－Ｔａｂｌｅ，ＬＵＴ）频率综合器。东南大学硕士学位论文直接频率综合又可分为非相干和相干两种类型，非相干频率综合是把多个非相干频率混频后得到需要的多个频率并加以选择：相干频率综合就是通过分频、倍频和混频从单个频率源得到多个频率后选择输出。直接频率综合器输出频率的纯度和稳定度是由参考的频率源所决定的，它的优点是实现原理和结构简单，频率跳变由开关选择控制，速度快，但所用元件较多，成本高，元件间的信号耦合比较严重，影响了输出频谱纯净度，且对参考时钟信号源（如晶振）的性能要求较高。查表型频率综合器早在１９７０年左右就被提出。它利用存储的数字采样序列插值还原成连续信号输出，具有反应快，频率分辨率小和灵活的特点。但因为受限于存储器的容量和数模转换器的精度，此结构不太适合于高频应用。锁相环式频率综合是通过反馈环路使输出频率的相位分量跟踪频率源从而实现倍频的功能，最典型的代表是电荷泵锁相环（Ｃｈａｒｇｅ．ＰｕｍｐＰｈａｓｅ－ＬｏｃｋｅｄＬｏｏｐ，ＣＰＰＬＬ）．由于其输出信号具有频谱纯度高、工作频率高、相位噪声低、功耗低、易于在片集成等优点，在商业上与学术研究上被广泛应用于频率综合。表１．１简单列举了国际固态电路会议（ＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄＳｔａｔｅＣｉｒｃｕｉｔｓＣｏｎｆｃｒｅｎｃ圮ｍ，ＩＳＳＣＣ）近ｌＯ年来发表的关于ＣＰＰＬＬ文献中频率综合器的一些指标参数、应用背景和其它特性。表１．１２０００年至２００９年有关ＣＰＰＬＬ型频率综合器文献调查一览表文献年份２００６电源／工艺ＣＭＯＳ／面积（ｍｍ２）０．３５９ｍ／０．４葭融ｉ频率范围相位噪声／杂散指标－８５ｄＳｃ／Ｈｚ＠１０ＫＨｚ／ＮＡ功耗３．３Ｖ／ＮＡ１．８Ｖ／其它特性整数／【ｌ】１【２】Ｎ～５６０．８２０ＭＨｚＢｌｕｅｔｏｏｔｈ／２．４．２．５ＧＨｚ精度ＩＭＨｚ小数小数小数２００７０．１８ｐｍ／ＮＡ一１０ｌｄＢｃ／Ｉｑｚ＠１００ＫＨｚ／－４７ｄＢＣ３７．６ｍＷ０．６５Ｖ／【３】３【４】２００７２００８２００８２００９９０ｒｉｍ／０．１４Ｎ～２．４．２．６ＧＨｚＮＡ／３９．１．４１．６ＧＨｚ－１ｌＩｄＢｃ／ｌ－ｌｚ＠１ＭＨＴＪ．５２ｄＢｃ６ｍＷ１．２ｖ／９０ｎｍ｜１．５４－９０ｄＢｃ／Ｈｚ＠ＩＭＨｚ／．５４ｄＢＣ６４ｍＷ１．８Ｖ／【５】【６】６【７】【８】０．１８１ａｍ，４．８４Ｎ～２．４－２．５ＧＩ－Ｉｚ·９８ｄＢｃ／Ｈｚ＠１００ＫＨｚ／．４５ｄＢＣ４８．８ｍＷ１．８Ｖ，小数小数／锁定时间８．７雌整数４７ｍＷ１．８ｖ／０．１８ｐｍ／３．２４０．１８９ｍ／Ｏ．１８ＷｉＭＡＸ／６．１２ＧＨｚＮ鲥２．２ＧＨｚ－１００ｄＢｃ／Ｉ－ｌｚ＠３００ＫＨｚ／ＮＡ２００９－１２６ｄＢｃ／Ｈｚ＠２００ＫＨｚ／－４６ｄＢＣ７．６ｍＷ１．８ｖ／２００９０．１８岬／１．５８ＤⅦ．１’／０．９７５．１－９６ＧＨｚ２５．２ｍＷ１．２ｖ，－１２６．５ｄＢｃ／Ｈｚ＠１ＭＨｚ／ＮＡ小拗精度＜１．５Ｈｚ锁定时间６．４Ｉｌｓ整数／漏电电流低【９】２００９６５ｒｉｍ｜Ｏ．０６５ＮＭ０．４７．１．１３ＧＨｚ５．１３．６ｍＷｊｉｔｔｅｒ：３ｐｓ＠０．８ＧＨｚｒｍｓ从近十年来的文献调研情况看，随着工艺水平的提高，特征尺寸越来越小，整个芯片趋于高密度和低功耗；工作电压总体呈现下降趋势，为了节省功耗，各模块采用不同电压的电源供电；环路滤波器越来越多的在片上集成；各种新技术的提出，降低了频率综合器输出信号杂散，减少了相位噪声，改善了环路锁定性能：小数分频越来越多的得到应用和重视。在９０年代，国内将小数频率综合技术逐渐应用到实际中，从而简化了电路设计、提高了信号指标，具有较强的市场竞争能力。而国外公司，早在８０年代就开始采用这种技术，并且已经做成专用２第１章绪论的ＩＣ芯片。像美国的安捷伦公司（Ａｇｉｌｅｎｔ）推出的测试仪器，其中的频率合成部分基本上都采用了该技术，英国的马可尼公司（Ｍａｒｃｏｎｉ）和德国的罗德与施瓦茨公司（Ｒｏｈｄｅ－Ｓｃｈｗａｒｚ）也是如此。目前，具有代表性的频率综合器单芯片产品有美国国家半导体公司（ＮａｔｉｏｎａｌＳｅｍｉｃｏｎｄｕｃｔｏｒ）的ＬＭＸ２４ＸＸ系列、菲利普公司的ＵＭＡＩＯ系列和ＳＡ小数分频系列频率合成器，安捷伦科技Ａｇｉｌｅｍ．８６４８型频率合成器。在国内生产频率合成器的厂家主要有信息产业部电子第四十一研究所和成都前锋电子仪器厂等。２．分频器研究现状分频器的作用是输入频率届时能在输出得到一个更低频率‰，‰＝厶／Ｎ．分频比Ⅳ可以是固定的一个值，也可以是可编程的，由外部控制码决定。锁相环反馈回路中级联一可编程分频器，就能提供各种不同频率的输出信号，这也是频率综合的原理。频率综合器的分频器模块主要有双模分频器、可编程计数器和用来产生正交信号的二分频电路等。小数分频器还包括各类调制器或数模转换电路等。分频器的种类繁多，其中以注入锁定式分频器（Ｉｎｊｅｃｔｉｏｎ．ＬｏｃｋｅｄＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒ，ＩＬＦＤ）（属于模拟分频器）和基于触发器实现的数字分频器应用最为广泛。前者往往所限于只能提供有限的分频比，而后者却能提供多种复杂的分频比。工作在ＧＨｚ以上的高速触发器，大致分为以下三类：源级耦合型（Ｓｏｕｒｃｅ．Ｃｏｕｐｌｅ．Ｌｏｇｉｃ，ＳＣＬ）、伪差分型（Ｐｓｅｕｄｏ－Ｄｉｆｆｅｒｅｍｉａｌ）和真单相时钟型（Ｔｒｕｅ．Ｓｉｎｇｌｅ．Ｐｈａｓｅ．Ｃｌｏｃｋｅｄ，ＴＳＰＣ）。最近几年，对于不同的高速应用，出现了很多基于这三种触发器的改进结构。：：另外，由于频率综合器是调频类通信系统中不可或缺的一部分，广泛应用于ＵＷＢ、ＧＰＳ、ＷＳＮ、ＷＬＡＮ、ＤＶＢ．Ｔ、蓝牙（ＢｌｕｅＴｏｏｔｈ）等系统，而不同系统的工作频带及信道差异很大，所以对分频器设计的指标要求也都不一样，如不同的分频比变化范围，不同的工作频率范围，不同的噪声要求等。表１．２简单列举了近几年来文献中关于分频器的一些指标参数、应用场合和主要的特征。表ｌ－２近几年有关分频器文献调查一览表文献［１０】【ｌ１】【１２】【１３】［１４】【１５】【１６】年份２００８２００８ＣＭｏＳ工艺９０ｎｍ电源（Ｖ）１．２２．４电流（ｍＡ）２．７５２７面积（ｒａｍ２）０．６６ｘ０．５１Ｏ．１ｘＯ．０４ＮＡ０．３２×０．１６０．４７ｘ０．４９０．２５×０．２分频类型ＩＬＦＤ频率范围（ＧＨｚ）９９．１０５１０—９４分频比２２６５ｎｍ４５ｒｉｍ６５ｒｉｍ９０ｎｍ０．１８９ｍＣＭＬＩＬＦＤＣＭｆＬ２００９２００９２００５２００８２００８２００９２００８１．１１．１１．２２７．３５．Ｏ４９５．３９０．２２２．５－４．７５１２８一１３７２．２４３．４．６１．８—６】．２５２４／５１６／１７４／５／２ｆ３１２８．２５５２４，２７８．２５５１．８ｌｌＣＭＬＴＳＰＣ０．１８岬０．１３岬０．３５９ｍ０．０２×０．０２０．０２３Ｏ．１９５０．０２０．００７【１７】［１８】【１９】【２０】３．１２１７ＩＬＦＤ２５．６．５７．８４５３．８８．５７．８４Ｎ／Ａ．２．６３．３１．Ｏ１．８ＣＭＬＴＳＰＣＴＳＰＣ２００８２００８０．０９“ｍ４．５６．１Ｎ／Ａ一３．５１．４．７．５５０．１８岬根据近几年文献调研可得，对于ＧＨｚ以上的应用，ＳＣＬ触发器型分频器和ＩＬＦＤ使用最为普遍；二分频电路由于结构相对简单，所用元件较少，现可达到１００ＧＨｚ以上的工作频率。对数字分频器而言，触发器的选择往往是设计考虑的一个重点，要折衷频率范围、功耗、信号幅度等因素。３东南大学硕士学位论文１．３设计内容与设计指标本文的主要研究内容为应用于ＷＳＮ收发机中的整数分频器和用于ＤＶＢ—Ｔ／Ｈ标准数字电视接收机中的小数分频器设计。前者主要包括高速双模预分频器、可编程计数器组成的整数可编程分频器，以及用来提供差分正交信号的二分频电路。而对于小数分频器，除设计一个整数可编程分频器外，还需要设计一个∑．Ａ调制器，用来提高整个小数频率综合器的杂散性能。另外，在小数频率综合器环路中，还需设计一个２／４分频器来降低小数分频器的工作频率。以上各个模块的电路结构，设计流程、注意事项、版图、仿真结果及所在的频率综合器系统框图均在第４章和第５章有详细描述，另外应用于ＷＳＮ收发机的整数分频器已有测试结果。表１．３给出上述各分频器的设计指标。表１．３各分频器设计指标应用ＷＳＮ频率综合器二分频器４．６１．８０．１８９ｍ＜３ＤＶＢ．Ｔ／Ｈ射频调谐器小数分频器０．４．１１．２电路模块工作频率范围（ＧＨｚ）电源电压（Ｖ）ＣＭＯＳ工艺工作电流（ｍＡ）可编程分频器４－６１．８０．１８ｐｍ＜５２／４分频器Ｏ．８．３．５１．２Ｏ．１３９ｍ＜２０．１３９ｉｎ＜２正交相位误差＜５０２４０５＋５（ｋｏｌ１），２９．０８９３７５－２／『４分频比范围２２４０３＋５（ｋ－１１），ｋ＝１１，１２，…，２６５３．６３９３７５１．４论文组织本文主要对频率综合器中的整数和小数分频器的原理和结构进行了系统的分析和研究，从第二章开始，具体组织结构如下：第二章介绍了锁相环式频率综合器的结构及工作原理。对其线性化模型作初步分析。最后给出了衡量频率综合器性能的一些指标，并给出了一些改善措施。第三章将比较和总结各种模拟及数字分频技术和各种类型的分频器结构，并对各种类型的高速触发器电路作了研究和分析。第四章和第五章分别讨论应用于ＷＳＮ收发机中的整数分频器和用于ＤＶＢ．Ｔ／Ｈ标准数字电视接收机中的小数分频器的电路设计，并分别给出了测试结果和仿真结果。第六章对论文进行总结。４第２章锁相环频率综合器原理第２章锁相环频率综合器原理频率综合器的功能是给收发机中的变频电路提供频率可编程的本地载波信号，它的输出频率一般可以表示为：厂呲＝ｆ０＋帆（２．１）其中，五是频率合成器输出频率范围的下限，ｋ是位于０和通信系统的最大信道数之间的整数，而兀是信道之间的频率间隔。来自基带电路的数字信号控制着ｋ，从而控制通信时所占用信道频率。本章将首先简单介绍频率综合的基本结构及工作原理，并简单介绍锁相环路的线性化模型。接着将讨论频率综合器的主要性能指标及影响因素，并提出了一些改进措施。由于电荷泵式锁相环频率综合器是当前应用最广的一种频率综合器，也是本课题频率综合所采用的方案，所以本章中出现的关于频率综合器的讨论都是基于电荷泵锁相环结构的。２．１频率综合器的基本结构与原理基于锁相环结构的频率综合器通常由以下几个基本模块组成：鉴频鉴相器（ＰｈａｓｅＦｒｅｑｕｅｎｃｙＤｅｔｅｃｔｏｒ，ＰＦＤ），电荷泵（ＣｈａｒｇｅＰｕｍｐ，ＣＰ），环路滤波器（ＬｏｏｐＦｉｌｔｅｒ，ＬＦ），压控振荡器（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ，ＶＣＯ）和分频器（ＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒ）。其中，对工作在高频的锁相环系统来说，分频器通常采用双模预分频器和数字可编程计数器组成，前者工作在高频，而后者工作在低频，以降低功耗。基本的频率综合器结构如图２．１所示。图２．１基本的频率综合器结构原理图如图可知，频率综合器的各个模块构成了一个锁相环路，而锁相环是一个负反馈系统，其输入是参考频率源％和分频器输出凡ｉ，相位的差。鉴频鉴相器的功能是探测这个相位差，并输出与相位差成正比的电压信号，此电压信号往往是离散的。随后紧接的电荷泵的作用是将ＰＦＤ输出的离散电压转化为环路的充放电电流，使环路滤波器上的电压值圪发生相应改交。环路滤波器的作用是滤除ＣＰ输出的高频成分，抑制电压纹波，仅将直流分量送到压控振荡器。５东南大学硕士学位论文此外，它还能一定程度上滤除锁相环其它模块产生的噪声。压控振荡器的作用是用来产生与控制电压圪成正比的高频输出信号。ＶＣＯ输出频率和圪的关系如下：‰＝磊＋墨，ｃｏ％（２．２）其中昂是圪等于零时的输出频率，有时也称为ＶＣＯ自由振荡频率，Ｋｖｃｏ被称为ＶＣＯ的增益。分频器是频率综合器实现倍频功能的前提。当ＶＣＯ的输出信号经过Ⅳ分频，其相位和参考时钟信号相位同步后，圪稳定，整个环路锁定。锁定时：％＝Ｎ·名（２．３）在实际通信过程中，各个信道要来回的切换，所以要求分频比Ⅳ可变，以产生不同的输出频率。如果Ⅳ是整数，我们称之为整数频率综合器，其最小输出频率间隔是参考频率，ｋ。如果希望最小频率间隔小于％这样Ⅳ必须是一个小数。这种结构就称为小数频率综合器，往往用在高分辨率，小信道间隔与需要快速切换信道的收发机中。２．２电荷泵锁相环（ＣＰＰＬＬ）的线性化模型电荷泵锁相环中的ＰＦＤ、ＶＣｏ和分频器都是非线性电路，因此，锁相环是一个典型的非线性系统。由于锁相环中同时存在数字离散信号和模拟连续信号，高频信号与低频信号，其模型的分析比较复杂，至今也没有可以完全令人满意的分析方法和结果。但当锁相环的环路带宽被设计成小于输入参考频率的十分之一时，我们就可以用一个近似的线性化模型来代替。下面简单介绍下一个典型的电荷泵锁相环，结构如图２．２所示。图２．２一个典型的电荷泵锁相环结构１．鉴频鉴相器（ＰＦＤ）鉴频鉴相器是电荷泵锁相环的关键电路之一，主要靠它比较参考信号Ｆｒｅｆ与分频输出反馈信号Ｆｄｉｖ的频率与相位，并产生对应于两信号的误差电压信号。当环路开始工作时，若Ｆｄｉｖ远离Ｆｒｅｆ，６第２章锁相环频率综合器原理则ＰＦＤ与ＣＰ协同工作，改变ＶＣＯ控制电压，使Ｆｄｉｖ频率逼近Ｆｒｅｔ＇，当两者足够接近时，ＰＦＤ就作为鉴相器，进行两者的相位比较。ＰＦＤ的电路实现有很多种，图２．３是由两个带复位端的Ｄ触发器和一个与门构成的ＰＦＤ结构及工作原理。ｍ！厂］几Ｆａ缝ｒ］厂］ｕＰ００。。竺Ｉｌ（ｂ）超前厂］ｒ］厂］厂］ｌＩ｜ｌ０（ｃ）滞后ｒ］厂］几厂］ｌＩＩＩ（ｄ）保持图２．３鉴频鉴相器结构图及鉴相特性由图２．３可知，ＰＦＤ主要工作在三个状态：“超前”、“滞后”与“保持”。超前时Ｕｐ为ｌ，Ｄｏｗｎ为０，滞后时Ｕｐ为０，Ｄｏｗｎ为ｌ，锁定时两者均为０。如果Ｆｒｅｆ频率大于Ｆｄｉｖ，则Ｆｒｅｆ的上升沿将始终比Ｆｄｉｖ来的早，因此ＰＦＤ始终为“超前”态，这样电荷泵一直对环路滤波器的电容充电（或放电），使Ｆｄｉｖ的频率一直朝Ｆｒｅｆ方向改变，直到两者相等。２．电荷泵（ＣＰ）电荷泵的作用是将鉴频鉴相器的输出电压信号转化为输出电流，属于跨导电路，也是数字电路与模拟电路的接口。如图２－４所示，电荷泵由两个受ＰＦＤ输出信号控制的带开关的电流源组成，后面连着的环路滤波器将充放电荷转化为电压信号。／ｕｐ和，ＤＮ分别为电荷泵的充电和放电电流。当ＵＰ或者ＤＮ信号有效时，相应的开关闭合，对环路滤波器进行充放电。图２．４电荷泵电路及二阶环路滤波器电荷泵的设计也是锁相环设计的关键点之一，因为它要考虑到众多因素的影响，如电流失配、电荷共享、电荷注入、时钟馈通等。电荷泵的性能直接影响着锁相环的相噪杂散等指标。一般在锁相环环路中，电荷泵的上下拉电流匹配精度和开关的速度是两个重要指标。上下拉电流之间的不匹配会转化为本地时钟和参考时钟之间的固定相位差，而开关速度则会影响到电荷泵对前级输出电压的响应。此外，两个开关的延时要匹配。７东南大学硕士学位论文在系统分析时，电荷泵可等效为一跨导电路，与ＰＦＤ一起用于将前级输出的相位差转化为误差电流ｋ，其总增益为毛Ｐ／２兀。３．环路滤波器（ＬＦ）‘考虑到有源滤波器比较复杂，锁相环中通常采用无源滤波器实现环路ＬＦ。，而无源环路滤波器一般都采用二阶ＲＣ网络，如图２－４右半部分所示。其中电容ＣＰ用于滤波，零点电阻ＲＰ用于保证二阶环路的稳定性，但ＲＰ也不可过大，否则连续时间环路系统的近似不成立，稳定性反而下降。并联电容Ｃ２用于抑制每次注入电流时控制电压的跳动，以保证ＶＣＯ输出相位的稳定性。Ｃ２一般取ｃＰ的１／５到１／１０，这样闭环的时间和频率响应就相对保持不变。在进行系统函数分析时，我们可以将二阶环路滤波器用一阶ＲＣ串联电路近似等效，其传输函数为Ｒｐ＋Ｉ／ＣＰＳ。４．压控振荡器（ＶＣＯ）压控振荡器是锁相环路中的关键模块，其输出的时钟信号需要满足严格的频率和噪声要求。在ＣＭＯＳ工艺中常用的集成压控振荡器有ＬＣ振荡器（ＬＣＯｓｃｉｌｌａｔｏｒ）和环形振荡器（ＲｉｎｇＯｓｃｉｌｌａｔｏｒ）两种。其中ＬＣ振荡器通过ＬＣ使电路在某个频率处振荡，并由谐振回路进行选频。由于改变单片电感器的值很困难，因此ＬＣ振荡器的频率控制通常是通过改变电容的大小来实现。环形振荡器则通常是由多级增益电路组成，由于电路有多个极点，因此在某个频率下电路的总相移（与频率相关的相移＋直流相移）会达到３６００，从而形成正反馈，使电路在该频率下振荡。其频率控制通常是通过改变各级增益电路的延时来实现。由于通过改变各级电路的偏置电流，其延时可以有很大范围的变化，因此环形振荡器通常有比较大的频率控制范围。对环形振荡器而言，其电路全部由ＭＯＳ管组成，不需要使用大面积的片上电感，因此其面积要远小于ＬＣ振荡器，但其相位噪声性能较差。在进行系统分析时，通常在相位域对压控振荡器进行线性化。由于相位即为频率对时间的积分，因此压控振荡器可以看作相位域的理想积分器，其传输函数通常可以写为瓦ｃｏ／ｓ，其中Ｋｖｃｏ为压控振荡器的转换增益，如图２．５所示。Ｋ廿ｃｏＪ图２．５压控振荡器的相位域等效模型５．分频器（ＦＤ）在锁相环应用中，通常会需要压控振荡器的输出时钟频率是参考频率的若干倍，这时就需要分频器对输出时钟进行分频，再将分频后的信号与参考频率比较。分频器在系统分析时通常等效为相位域的除法器，用于将输出相位或Ⅲ除以分频比＾ｒ，得到用于和输入相位相比较的信号中ｋ，如图２．６所示。妒’睢图２－６分频器的相位域等效模型８第２章锁相环频率综合器原理６．ＣＰＰＬＬ线性模型及系统传输函数由上面的分析，我们可得到锁相环的线性模型如图２．７所示，‰这样，电荷泵锁相环的开环传输函数为：啪）＝掣ｓ‘＋２（∞．ｊ＋０虬‘（２．４）此闭环系统在芝＝一ｌ／（肆ｃＰ）包含一零点。将式（２．５）写成控制理论中常用的形式，可以得到刖：端：一聃糕ｑ＝历圮血＝【（２‘：＋１）＋厄Ｆ面ｉ蝣（２．５）（２．６）其中ｆ为阻尼系数，ｑ为固有频率，并且有（２．７）（２．８）由以上分析，我们可得到闭环环路带宽：令ｌⅣ（ｓ）｜＝ｌ／压，最终可以得到（２．９）当２＜２》Ｉ时，啦，面可简化为她，西＝２缄＝百ＫｖｃｏｌｐＲｐ９（２．１０）因此，当；足够大时，环路带宽与积分电容Ｇ无关。；一般选大一点可以避免过大的振荡。东南大学硕士学位论文２．３频率综合器性能指标大体来说，衡量频率综合器的主要指标包括以下几项：锁定频率范围、频率分辨率、锁定建立时间、频率稳定度与准确度、相位噪声和杂散性能等。另外，频率合成器的功耗和成本也是设计时考虑的重要因素。１．锁定频率范围：频率综合器的工作频率范围，对于不同的通信系统，存在各种不同的频段。频率综合器的锁定频率范围需要覆盖全部系统所需要的载波频段，它通常由压控振荡器、压控增益、调谐电容阵列比特数决定。２．频率分辨率（Ｒｅｓｏｌｕｔｉｏｎ）：频率综合器的输出频率是不连续的。相邻两个输出频率之间的最小间隔，就是频率综合器的频率分辨率。对于整数频率综合器而言，输出频率分辨率一般由参考时钟信号频率决定，对于小数频率综合器而言，输出频率分辨率由参考时钟信号的频率和小数可编程控制位数决定。对于频率分辨率的要求，是由通信系统标准规定的。如用于ＦＭ广播收发机的频率综合器的频率分辨率必须为１００ｋＨｚ，用于ＩＥＥＥ必须达到５ＭＨｚ。３．锁定建立时间（ＳｅｔｔｉｎｇＴｉｍｅ）：指频率综合器改变分频器分频比，使输出信号从一个频率切换到另一个频率时，频率合成器的输出重新达到稳定所需要的时间，也称作频率切换时间。这里的稳定状态是指切换后频率稳定到某个给定的目标频率误差范围内之后的状态。不同的通信协议对锁定建立时间的要求不同。不同的频率切换步长有不同的频率切换时间。对于给定的切换频率差，锁定建立时间通常由锁相环的结构和环路参数决定，环路参数包括参考信号频率、环路带宽、分频比、电荷泵电流、环路滤波器结构和参数、ＶＣＯ中心频率和压控增益等。环路带宽越宽，切换时间就越短。由于整数频率综合器的环路带宽受参考信号频率限制，而参考信号频率的选取受信道间隔的限制，所以环路带宽往往不是很大，而小数频率综合器的引入则打破了这一限制。现代无线通信系统对锁定建立时间提出了较高的要求，例如数字蜂窝移动通信系统，车载雷达接收机以及跳频系统。为了降低锁定时间，可以通过优化环路参数的手段，但往往会以牺牲频率综合器的其它性能为代价，有时甚至得不偿失。另一种方法是动态调整带宽１２１Ｊｆ２２Ｊ。当频率相位误差大时，增加带宽以加快锁定速度；当误差便小时，减少带宽以提高抖动性能。另一种思路是在改变分频比发生频率切换时，根据分频比的值预测出目标频率，再通过一个额外的数字模拟转换器产生一个模拟电压，用于对压控振荡器的控制电压进行预设，或者直接改变压控振荡器的可编程电容阵列，使得压控振荡器的输出快速跳频到目标频率附近。４．频率稳定度与准确度：是关于频率综合器的频率稳定性的主要指标。频率综合器器的实际输出频率与标称输出频率之间的偏差，称为频率综合器的频率准确度，也叫频率误差。有相对准确度和绝对准确度两种表示方法。频率综合器的频率稳定度是指在一定时间间隔内，频率准确度的变化。可分为长期频率稳定度、短期频率稳定度和瞬间频率稳定度三种。长期频率稳定度一般是指一天以上乃至几个月的相对频率１０８０２．１５．４ＺｉｇＢｅｅ收发机的频率综合器的频率分辨率第２章锁相环频率综合器原理变化的最大值。短期频率稳定度一般指一天之内频率的相对变化的最大值。瞬间频率稳定度，是指秒或者毫秒内随机频率变化，表现为频率综合器的输出频谱不纯，如引入了相位噪声或杂散。当然，上述划分并非绝对，没有统一的标准，但还是有一定的实际意义。短期频率稳定度主要是与温度变化、电压变化和电路参数不稳定等因素有关。长期频率稳定度主要取决于有源器件、无源器件和石英晶体等的老化特性。而瞬间频率稳定度，主要是由于频率综合器内部噪声而引起的频率起伏，与外间环境无关。５．相位噪声（ＰｈａｓｅＮｏｉｓｅ）：频率综合器输出信号质量的一个重要指标。频率综合器的理想输出频谱应是在输出频率∞ｏ处的单一谱线，但由于噪声或者干扰的影响，其输出信号的瞬时幅度和相位会发生扰动，并出现寄生调幅或调频效应。此瞬时相位扰动会转化为载波周围的两个边带如图２．８所示。相位噪声Ｌ｛Ａｏ）是指频率综合器输出信号的频谱分量中，偏离载波频率△（ｏ处，１Ｈｚ带宽内的单边带噪声功率名。与整个载波功率‰。的比值‘２３１，单位为ｄＢｃ／Ｈｚ，表达式如下：上｛△∞）＝１０１０９≯ｐ（２．１１）Ｃｍ日相位噪声和抖动（Ｊｉｔｔｅｒ）性能都表征同一个现象，只是前者表示在频域上，而后者表示在时域上，两者可以相互转化。频率综合器输出的相位噪声一般分为带内相噪和带外相噪。从锁相环路来看，带内相噪主要来自参考时钟信号、鉴频鉴相器和电荷泵，一般近似为白噪声；带外相噪主要来自压控振荡器，一般以２０ｄＢ／十倍频的速度下降。理想频谱＼～▲■■■■■州一忆卜图２—８频率综合器典型输出频谱图６．频谱杂散（Ｓｐｕｒ）：指频率综合器输出信号的频谱图中，特定频偏处存在的强信号频率成分。载波与最大杂散成分的功率之比反应了频率综合器的杂散性能，通常用对数来表示，其单位为ｄＢｃ．对于整数频率综合器来说，频谱杂散通常来自参考杂散，对于小数频率综合器而言，除了参考杂散之外，频谱杂散还来自小数分频所产生的小数杂散（将在后面相关章节做详细介绍）。参考杂散的主要产生原因主要是鉴频鉴相器和电荷泵结构中存在的非理想效应，例如电荷泵充放电流失配、开关控制信号延时失配、开关的时钟馈通和电荷注入失配以及电荷共享等问题。这些非理想效应会使得压控振荡器的控制电压线上出现与输入参考信号周期相同的周期性波纹，从而使得压控振荡器的输出频谱出现杂散成分，这些杂散成分与载波之间的频率差等于输入参考信号频率１１东南大学硕士学位论文的整数倍，因此通常被称为参考杂散。要改善参考杂散性能，我们可以采取的方案有：减小环路带宽；提高参考频率；减少ＶＣＯ的压控增益；减少ＰＦＤ延时及控制开关失配；减小的电荷泵泄漏电流及充放电失配。对于小数杂散的改善，我们要提高ＰＦＤ的线性度，做好各模块之间的隔离，采用更小的环路带宽，或采用额外的相位补偿等技术等。１２第３章分频器结构分析第３章分频器结构分析据文献调查，现行的分频器结构大体可分为四类，再生式分频器（ＲｅｇｅｎｅｒａｔｉｖｅＦｒｅｑｕｅｎｃｙＲＦＤ）、参量分频器（ＰａｒａｍｅｔｒｉｃＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒ）、注入锁定式分频器（Ｉｎｊｅｃｔｉｏｎ—ＬｏｃｋｅｄＤｉｖｉｄｅｒｓ，ＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒｓ，ＩＬＦＤｓ）和基于触发器实现的分频器，前三种分频器一般被称为模拟分频器，而基于触发器的分频器往往被称为数字分频器。３．１模拟分频器３．１．１再生式分频器（Ｉ讧Ｄ）再生式分频器有时也被称作密勒（Ｍｉｌｌｅｒ）分频器，此结构在１９３９年被Ｍｉｌｌｅｒ首次提出【２４ｉ。一简单的再生式分频器结构如图３．１所示，它由一个混频器（Ｍｉｘｅｒ）和一个低通滤波器（ＬｏｗＰａｓｓＬＰＦ）组成，混频器将输入信号与反馈回来的输出信号进行混频，因此可得：Ｆｉｌｔｅｒ。丘。＝丘一无ｍ＝｛丘（３．１）如果为双边带混频器，则还会产生上变频频率要丘和一些谐波分量（如要五），这些不需要的频率由低通滤波器或带通滤波器来滤除掉。为了获得稳定的二分频信号，在输出频率点环路增益必须大于ｌ，总相移须在ｘ／２之内。可在滤波器后面加上一级放大器以提高增益。：矗２ＭｉｘｅｒＬＯｗ－ＰａｓｓＦｉｌｔ甜图３．１基本的再生式分频器结构再生式分频器的关键是混频器的设计，混频器一般采用有源混频器结构（如Ｇｉｌｂｅｒｔ单元）实现以提高环路增益。另一方面，为了防止输入信号耦合到输出端，输入信号往往接混频器的本振端（ＬＯＰｏｒｔ），而输出反馈信号则接在混频器的射频端（ＲＦＰｏｒｔ）。再生式分频还可以用来产生其它分频比的电路，甚至是小数分频。基于再生式分频原理实现３分频和２．５分频的结构如图３．２所示。矗■■ｊ，．，ｉｎ五２．５（ａ）图３－２（ａ）３分频结构（ｂ）２．５分频结构１３（ｂ）东南大学硕士学位论文其中在图３－２（ａ）ｅ０：‘ｍ＝（丘一五毗）／２，‘。＝÷Ｚ。（３．２）在图３．２（ｂ）中：厶＝魄一厶／２）／２，厶＝÷丘（３．３）一般来说，再生式分频器可达到很高的频率，但是工作频率范围却受到低通滤波器带宽的限制。对于一个再生式二分频器，假设其最高输入工作频率为Ｚ。．ｈｉｇｈ，为了能让丘丘曲／２的输出信号经过ＬＰＦ，则ＬＰＦ的截止频率需达到丘．ＩＩ讪／２。另外，假设分频器能工作的最低输入频率为Ｚ叫。，，为了保证正确的分频功能，ＬＰＦ必须要抑制掉频率为３Ｚｎ．Ｉ。／２的信号，因此有３丘，ｌｏ。／２＞丘＇ｈ曲／２，Ｚｎ．ｈｉｇｈ／Ｚ。＇ｌｏ。＜３近年来，一些实用的再生式分频器不断被提出ｆ２５】【２６１。在参考文献［２５】中，作者采用０．１８．ｍ（３．４）ＣＭＯＳ工艺实现了一个工作在４０ＧＨｚ的再生式分频器。此分频器由两个密勒二分频器级联而成，将输入的４０ＧＨｚ信号分频，在输出得到１０ＧＦＩｚ的信号。混频器的设计采用了Ｇｉｌｂｅｒｔ单元结构，并采用了感性负载来提高工作频率。３．１．２参量分频器（ＰａｒａｍｅｔｒｉｃＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒ）参量分频器的分频功能主要靠非线性元件产生的次谐波（Ｓｕｂｈａｒｍｏｎｉｃ）来实现。非线性元件可以是无源的（如反向偏置的二极管），也可以是偏置在强非线性区的有源器件（如ＭＥＳＦＥＴ，ＨＥＭＴ，ＨＢＴ等）。与无源器件电路相比，有源器件组成的分频器由于本身存在一定的转换增益，无需另加放大器增大输出信号。如今有源器件的工作频率可达到毫米波波段，而且易片上集成，占用芯片面积小，以此有着很大的优势。参量分频器的基本结构由输入耦合网络（ＩｎｐｕｔＣｏｕｐｌｉｎｇＮｅｔｗｏｒｋ），输出耦合网络（ＯｕｔｐｕｔＣｏｕｐｌｉｎｇＮｅｔｗｏｒｋ）和一个变容管组成，如图３．３（ａ）所示。和其他类型的非线性元件类似，变容管不仅能产生输入频率矗的高阶谐波分量（如２厶，３矗），也能产生次谐波分量（如五／２，厶／３）·电路中的输入输出耦合网络往往起到滤波的作用，最简单的一种实现方式由一个调谐在所需频点上的串联ＬＣ网络构成，如图３．３（ｂ）所示，它实现了二分频的功能。理论上，假设变容管是理想的，滤波网络的选择性非常好（比如Ｑ值很高），那么，这个电路可以达到很高的效率。＝：（ａ）㈣图３．３参量分频器的基本结构框图及一个简单的参量二分频器在图３．３（ｂ），输／入．ＬＣ滤波器（ＬＣ串联谐振网络）谐振在输入频率，只有输入频率兀的信号才能通过，同时隔离变容管上的谐波分量传到输入端。输出ＬＣ滤波器谐振在１／２输入频率点，防止输入频１４第３章分频器结构分析率传送到输出端。另外，此分频器电路还需满足一定的条件，变容管上兀／２的信号必须达到一定的幅度，相应频率点上的转换增益必须足够大。参量分频器电路要求滤波器的选择性要好，高Ｑ值电感及变容管都是很关键的，因此很难使用硅工艺全集成在片上。目前往往使用ｐＨＥＭＴ（ＰｓｅｕｄｏｍｏｒｐｈｉｃＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ）工艺或微带线实现【”１。由于高性能的高频带通滤波器比较难实现，现行参量分频器的工作频率均不是很高，集中在几个ＧＨｚ左右。３．１．３注入锁定分频器（ＩＬＦＤ）１．注入锁定原理注入锁定现象即频率牵引现象，它是指一个谐振电路由于外部注入的信号能量改变了其自谐振的相位条件，而偏移了原来的谐振点，使最终的振荡频率锁定在一个新的频点上。在压控振荡器及射频收发机的设计中，这一现象是需要避免的，否则将会影响到输出载波信号的精确度。但是，将注入锁定技术用于信号分频，则有很大的应用价值。注入锁定分频器的分频原理主要就是基于振荡器的频率牵引效应，其本质是一个受迫振荡的非线性振荡器。假设向一个自激振荡频率为‰的振荡器注入频率为ｑ的信号，当ｑ与‰相差很大时，振荡器输出拍频（ｂｅａｔ）信号，频率为ｌｑ一％｜。当ｑ很接近‰时，拍频信号消失，振荡器输出频率锁定在ｑ而不是‰。注入锁定发生的频率范围被称做锁定范围，如图３－４所示。注入锁定不仅发生≮在ｑ靠近％时，也发生在当ｔｏ，靠近鸭的谐波分量的时候，如ｑ靠近ｎｏＪｏ或％／，ｌ时，它们分别被称最为谐波（或超谐波）和次谐波注入锁定。在分频器中，应用最多的是超谐波注入锁定技术。ｑ玲翟刈归嘶旷ｑ文沙ｑ叫龇Ｗ删卜图３－４注入式锁定原理２．注入锁定分频器电路根据所注入的振荡器类型，可以将注入锁定分频器分为基于ＬＣ振荡器的ＩＬＦＤ（ＬＣ．ＩＬＦＤｓ）和基于环形振荡器的ＩＬＦＤ（Ｒｉｎｇ·ＩＬＦＤｓ）。两者相比，Ｒｉｎｇ－ＩＬＦＤ有着更宽的锁定范围，更小的芯片面积，但是相位噪声和谐波杂散等指标没有ＬＣ．ＩＬＦＤｓ好。图３．５所示为一个ＬＣ．ＩＬＦＤ的电路图【２引。电感￡和电容Ｃ（包括负载电容ｃＬ和可变电容Ｃｒｖ）构成ＬＣ谐振回路。输入信号通过ＭＯＳ管Ｍ３的栅极注入到差分对的共源点Ａ，Ａ点是ＬＣ振荡器的二次谐波点。因此，当注入信号的频率在ＬＣ回路自由振荡频率的两倍频率附近时，就会发生注入锁定，使振荡器的输出频率锁定为输入频率的一半，从而实现了二分频。１５东南大学硕士学位论文图３－５一种基于ＬＣ振荡器注入锁定式分频器由参考文献［２８１，可褥二分频ＬＣ－ＩＬＦＤｄ邑路的锁定范围为２酬＜ｌ蚓（３．５）其中Ｈｏ为ＬＣ谐振回路的阻抗，ａ２为非线性函数／的二次谐波系数，其它的定义与上－－ｄ＇节相同。由式（３．５）可知，提高风／Ｑ可以增大锁定范围，而风／Ｑ＝ｔｏＬ，所以电路设计中要尽量增大电感￡的值。另外，变容管ｃｖ的作用也是为了提高ＬＣ．１ＬＦＤ的工作频率范围，它的目的是使自由谐振频率和输入频率能同时变化。图３．５电路不仅可以用来实现二分频，也可以实现其它偶次分频（如４分频、八分频），但是不能实现奇次分频。＝一图３－６一种奇次分频注入锁定式分频器为了能实现奇次分频，可以将图３．５电路稍作修改，修改后电路如图３．６所示ｆ２９】【３们。此电路增加了差分输入对管Ｍ５和Ｍ６和一个并联峰化电感岛。Ｍ５和Ｍ６将注入信号Ｋ。转化为差分电流，并在Ｍｌ和１６第３章分频器结构分析Ｍ２的作用下混频，由于Ｍｌ和Ｍ２的不再是一个共源差分对，将会产生所需的奇次混频谐波分量。电感三。和寄生电容的谐振点为注入信号的频率（（２ｎ＋１）ｏｓｏ），增大ＴＭ５和Ｍ６注入信号的幅值，即增大了注入效率。另外，在谐振基波频率％点，岛相当于短路，使上半部分电路（Ｍｌ，Ｍ２，Ｌｏ和谐振回路）形成差分ＬＣ振荡器，并谐振在基波频率‰处。这样就实现了（２ｎ＋１）分频。要产生奇次分频，注入信号必须是差分的【３１１。为了实现单端信号输入，在输入端可以加上一个单端转双端的Ｂａｌｕｎ器件。和其它类型的模拟分频器比较。ＩＬＦＤｓ有很多的优点：夺令４－ＩＬＦＤｓ有着更加简单的结构ＩＬＦＤｓ无需特殊的器件或滤波器，容易使用ＣＭＯＳ技术集成在片上。ＩＬＦＤｓ本质为振荡器，所以不需要轨到轨的逻辑输入信号，分频器就能工作在很高的频率，且功耗较低。因此，注入锁定分频器能同时满足分频器对速度和功耗的要求。此外，和基于触发器的数字分频器比较，ＩＬＦＤｓ还有很多模拟分频器共同的优点：◆夺能达到的工作频率更高。相噪性能更好，电路底噪更低。３．２数字分频器数字分频器的本质是一个计数器。和模拟分频器相比，数字分频器的主要优点是容易实现不同的分频比需求，而且能通过级联组合等方式实现复杂可编程的分频。数字分频器一般都有很宽的工作频率范围，功耗随着频率的升高而增大。数字分频器属于时序电路，其核心单元是触发器。根据采用的触发器类型不同，可以将高速数字分频器分为源级耦合型（Ｓｏｕｒｃｅ－Ｃｏｕｐｌｅ—Ｌｏｇｉｃ，ＳＣＬ）分频器、伪差分型（Ｐｓｅｕｄｏ－Ｄｉｆｆｅｒｅｎｔｉａｌ）分频器和真单相时钟型（Ｔｒｕｅ．Ｓｉｎｇｌｅ．Ｐｈａｓｅ．Ｃｌｏｃｋｅｄ，ＴＳＰＣ）分频器，此外，还有较低速工作的Ｃ２ＭＯＳ逻辑分频器等。３．２．１源级耦合触发器通常，超高速分频器采用源级耦合逻辑（ＳＣＬ）实现的居多，特别是二分频器的应用。其具有工作频率高、灵敏度高、工作频率范围大、可实现较理想的正交信号输出等优点。ＳＣＬ分频器的核心单元是ＳＣＬ锁存器，其电路结构如图３－７所示。ＳＣＬ锁存器的工作原理基于共源差分放大器，其中包括了三对差分对管。Ｍ１．Ｍ２组成输入时钟对管；Ｍ３．Ｍ４组成采样对管：Ｍ５．Ｍ８为交叉耦合的锁存对管，负载甩的作用是将组合输出电流转换为电压输出，从而实现逻辑非的功能。当输入时钟ＣＫ为高时，Ｄ的值传递到输出，ＣＫ为低时，ＣＫｎ为高，右半边电路发生作用，输出信号被交叉耦合对管锁存，数据不会发生变化。，两级ＳＣＬ锁存器以主从方式工作构成ＳＣＬ触发器。１７东南大学硕士学位论文图３．７ＳＣＬ结构锁存器ＳＣＬ结构锁存器有很多种变形和改进结构以应用于不同的场合：１．负载电阻氏可以用工作在深线性区的ＰＭＯＳ管代替，并将其栅极接地，可减少芯片面积。２．加一个片上电感与负载电阻甩串联使负载呈感性，提升锁存器的最高工作频率。３．由于ＳＣＬ结构的输出摆幅相对较少，为了提高输出摆幅，文献【３２】采用了互补耦合锁存对结构，即在锁存器的输出级采用ＰＭＯＳ，ＮＭＯＳ互补耦合对结构替代单纯ＮＭＯＳ耦合对结构，在保证电路速度的条件下，可最大可能地提高输出信号的摆幅．在输出信号摆幅足够强时，该结构锁存器可以直接驱动后级负载电路而不必另行放大。但是由于输出端增加了两个ＭＯＳ管的寄生电容，输出负载变大，工作速度会有一定程度的下降。４．采用动态负载技术。在传统的电路结构中，负载电阻ＲＬ的选择会受到一定限制，减小ＲＬ的阻值可降低ＲＣ时间常数，从而降低了充放电时间提高了速度。而负载电阻值的降低会导致输出摆幅下降，可能不满足驱动后级电路的要求。为了得到最大工作频率，负载吼的优化理论在文献［３３】中被提出，然而其优化确定过程复杂。如果凰能被动态控制并实现如此功能：采样模式下阻值小，放电快，锁存模式下阻值大，输出摆幅高，则锁存器的最大工作频率可进一步提高。由于其阻值不断变化，故称为动态负载。具体电路实现结构可参考文献［３４１及文献［３５１。３．２．２伪差分结构触发器伪差分触发器是在ＳＣＬ触发器的基础上去掉了底层的电流源形成的，它是为了解决ＳＣＬ触发器在低电源电压下存在的问题而提出的一种结构。主从连接的两锁存器组成一个触发器。（ｂ）图３—８伪差分结构锁存器：（ａ）时钟输入管为ＮＭＯＳ管（ｂ）时钟输入管为ＰＭＯＳ管１８第３章分频器结构分析伪差分锁存器的结构如图３．８（ａ）所示。该锁存器包括一对数据输入对管Ｍ３·Ｍ４，一对交叉锁存对管Ｍ５．Ｍ６和一对差分时钟输入对管ＭＩ．Ｍ２。当时钟信号ＣＫ为高时，ＣＫｎ为低，Ｍ１导通，Ｍ２断开。此时，采样差分对工作，输出随输入数据变化而变化，锁存对管不工作，处于采样阶段。当ＣＫ为低时，ＣＫｎ为高，采样结束，Ｍ５．Ｍ６构成的交叉正反馈环将输出数据锁存不变。伪差分型锁存器速度可达很高，但其工作电流得到不能很好控制（随输入摆幅变化），会导致不可预测的电流或输出摆幅出现。由于伪差分结构管子层数较少，可用于超低压应用。另外，由于受差分时钟控制的两个晶体管Ｍ１一Ｍ２是不相关的，所以需要完全互补的时钟信号来保证锁存器正常工作，因此在版图布局布线时应特别注意对称和匹配。在超低压应用中，也可将时钟输入管改成ＰＭＯＳ实现，如图３－８（ｂ）所示。这也被成为平行开关电流技术（ＰａｒａｌｌｅｌＣｕｒｒｅｎｔＳｗｉｔｃｈｉｎｇＴｏｐｏｌｏｇｙ）【３６１。采样模式时，ＣＬＫ为高，Ｍ５关断，Ｍ６导通，左半边电路工作，而右半边由于Ｍ６导通，流过Ｍ３．Ｍ４的电流很小，导致锁存能力很小。锁存模式时，Ｍ５导通，Ｍ６关断，左半边电路电流很小几乎不工作，而右半边锁存。电流尾管Ｍ７．Ｍｇ处于线性区，电路电流主要由Ｍ１．Ｍ２和负载凰决定。因此，电路的充放电速度和寄生电容之间存在着折中关系。３．２．３Ｃ２ＭＯＳ逻辑触发器前几小节中的触发器结构均依靠电路状态的自锁存存储数据，属于静态触发器。而另一种触发器则是依靠ＭＯＳ管间的节点分布电容存储电荷（数据）工作的，也称为动态触发器。文献【３７】中给出一种对时钟重叠不敏感的基于主从锁存器结构的时钟ＣＭＯＳ（ＣＩｏｃｋＣＭＯＳ，Ｃ２ＭＯＳ）逻辑触发器，此电路结构如图３－９（ａ）所示。其中，Ｍｌ－Ｍ４与Ｍ５－Ｍ９分别为主从三态反相器，中间的Ｘ节点分布电容用来存储信号。ＣＬＫ为低时，Ｄ传送到Ｘ点，ＣＬＫ为高时，Ｘ点靠电容维持信号，并将值传给Ｑ点。此电路应用时输出一般还需加一反相器，用来改善输出信号。另外，时钟输入管的位置可以数据输入端互换，如图３－９（ｂ）所示。ＶＤＤＶＤＤＶＤｌＤＶＤＤＱＱｃＬ蚴（ａ）图３－９基于Ｃ２ＭＯＳ逻辑的动态触发器Ｃ２ＭＯＳ电路结构对时钟的上升下降沿时间是有要求的，时钟上升与下降沿不能太宽，防止ＮＭＯＳ和ＰＭＯＳ同时导通时间太长从而发生逻辑错误。相对与基于传输门的静态触发器，此电路的速度有一定的改善。１９东南大学硕士学位论文３．２．４真单相时钟触发器上几节描述的触发器都要求输入时钟是差分信号，但当差分信号不容易得到，或者需要电路结构更加简单时，就要改用单端输入，所以引入了真单相时钟（Ｔｒｕｅ－Ｓｉｎｇｌｅ－Ｐｈａｓｅ－Ｃｌｏｃｋｅｄ，ＴＳＰＣ）技术，它是建立在Ｃ２ＭＯＳ基础上的形成的，依靠节点寄生电容存储数据，属于动态触发器。接下来简要介绍高速电路设计中用到的两种常见的ＴＳＰＣ型触发器结构。（１）Ｙｕａｎ／Ｓｖｅｎｓｓｏｎ型Ｄ触发器Ｙｕａｎ／Ｓｖｅｎｓｓｏｎ型触发器是由ＪｉｒｅｎＹｕａｎ和ＣｈｒｉｓｍｒＳｖｅｎｓｓｏｎ在１９８９年提出的一种九管结构（除去输出端反相器）的触发器【３８】，电路结构如图３．１０所示。工作原理为ＣＬＫ为低时，Ｄ反相后传送到Ａ２点，ＣＬＫ为高时，将原来保存在Ｂ１点的值输出到Ｑ，同时将Ａ２值反相后传送到节点Ｂ１。图３．１０Ｙｕａｎ／Ｓｖｅｎｓｓｏｎ型Ｄ触发器图３．１１Ｅ．ＴＳＰＣ结构Ｄ触发器（２）扩展单相时钟触发器（ＥｘｔｅｎｄＴＳＰＣ，Ｅ．ＴＳＰＣ）扩展单相时钟触发器是ＴＳＰＣ的一种简化结构【３９】，如图３－ｌｌ所示。此结构仅只用了六个管子，管数比ＴＳＰＣ结构减少了约ｌ／３。此结构为下降沿触发，其中Ｍｎ２（Ｍｎ３）管子的下拉能力比Ｍｐ２（Ｍｐ３）管的上拉能力要强，即两个管子同时导通时，节点Ｂ（／Ｑ）为低电平。电路工作过程为：当时钟下降沿输入数据为低电平时：ＣＬＫ－ｌ，Ｄ＝Ｉ，Ａ＝０，Ｂ＝０，／Ｑ＝ＸＣＬＫ＝Ｉ，Ｄ＝０，Ａ＝０，Ｂ＝０，／Ｑ＝ＸＣＬＫ＝＝ｏ，Ｄ＝０，Ａ＝Ｉ，Ｂ＝Ｏ，／Ｑ＝１ＣＬＩ（＝０，１３＝１，Ａ＝ｌ，Ｂ＝０，／Ｑ＝ｌ当时钟下降沿输入数据为高电平时：ＣＬＫ＝Ｉ，Ｄ＝０，Ａ＝０，Ｂ＝０，／Ｑ＝ＸＣＬＫ＝ｌ，Ｄ＝Ｉ，Ａ＝０，Ｂ＝０，／婶ＸＣＬＫ＝０，Ｄ＝Ｉ，Ａ＝０，Ｂ＝Ｉ，／Ｑ＝０ＣＬＫ＝０，Ｄ＝０，Ａ＝Ｉ，Ｂ＝Ｉ，／Ｑ：ｏ根据以上分析可知在输出端仅在时钟的下降沿时接受输入数据，否则其数据保持不变。由于所用管子数目少，输出节点寄生电容低，Ｅ．ＴＳＰＣ与传统的ＴＳＰＣ分频器相比有更低的功耗与更高的工作频率，但是对时钟输入的幅度有着更高的要求，不太适合超低压电路设计。文献【４０】采用Ｅ－ＴＳＰＣ结构在Ｏ．１８ｔｕｎＣＭＯＳ工艺下实现了一个８／９双模分频器，工作频率可达４ＧＨｚ。２０第３章分频器结构分析３．３双模分频器双模分频器在当前频率综合器设计中有着非常广泛的应用，是实现可编程分频的基础，也是频综能提供多路载波的关键。此电路共有两个分频比状态：尸和尸牛ｌ。一个外加控制信号用来选择当前分频比。现行的双模分频器主要有三种实现方式：第一种采用触发器和组合逻辑门实现；第二种采用相位开关技术实现：第三种为注入锁定式双模分频器。１）基于触发器和组合逻辑门来实现双模分频器使用触发器和高速组合逻辑门来实现双模分频器是最传统的，也是应用最广的一种方法。图３．１２所示为常用的２／３分频、：３／４分频、４／５分频双模分频器的实现方法，ＭＣ为模值控制信号。：丽可＿丁：：』￡曼卫：《量）２岱双模分频器：葡ｅ荀百：：一Ｍ—Ｃ一＝一Ｉ一，量：（ｂ）３／４５双模分频嚣：丽丽·玎：：一Ｍ—Ｃ一＝一Ｉ一，』三５－｝‘ｃ）４／５５叉模分频器图３．１２各种双模分频器由于信号流传输路径及延时不同，三分频电路通常比二分频对应电路要慢很多。因此三分频模式下的工作速率决定了２／３双模分频器的速率。一一Ｍ—Ｃ＝一Ｉ一，一÷１—６一：一Ｍｃ蔓二坚一：图３．１３１６／１７双模分频器电路２ｌ东南大学硕士学位论文在实际应用中，上述几种双模分频器可以和异步二分频器构造更大分频模值的双模分频器，比如以４／５分频器为基础，可以构造出８／９分频、１６／１７分频、３２／３３分频、６４／６５分频等。图３．１３为一种１６／１７双模分频器电路，它由两个级联的二分频电路和４／５双模分频器组成。２）相位开关双模分频器采用相位开关技术来实现双模分频是１９９６年ＪａｎＣｒａｎｉｎｃｋｘ和ＭｉｃｈｉｅｌＳ．Ｊ．Ｓｔｅｙａｅｒｔ首先提出的【４¨。传统的基于相位开关的双模分频器结构如图３．１４所示。前半部分为两个二分频器级联，前一级二分频器工作在最高频率，无需采用主从结构触发器（即两个锁存器以主从工作方式级联构成的触发器）。第二级分频器的工作频率降低了一半，但需要采用主从差分结构的触发器，以用来产生四路差分正交信号，相位间隔７汜，分别称做同相（Ｉｎ－ｐｈａｓｅ，Ｉ）信号，正交信号（Ｑｕａｄｒａｔｅ，Ｑ）及它们的反相信号。然后将四路正交信号中的一路送给后面的Ⅳ分频器（单端信号输入即可）进行再次分频。当模式控制信号ＭＣ为０时，相位选择电路不工作，因此总的分频比为４Ⅳｏ当ＭＣ为ｌ时，在输出信号兀。的上升沿，相位选择控制电路将开始工作，并将滞后原信号９０。相位的信号连接到Ⅳ分频器。如初始连接的Ｉ路信号，则在厶的上升沿，换将Ｑ路信号连接到Ⅳ分频器。由于Ｑ路信号延迟Ｉ路９０。，因此Ｙ信号被延迟了。设分频器输入信号周期为ｒｏ（ｒｏ＝１／五），则四路正交信号的周期为４瓦，延迟９０。相当于延迟了兀，因此输出信号厂Ⅲ的周期为（４Ｎ＋１）瓦，即（４Ⅳ＋１）分频。相位切换时的波形如图３．１５所示。一－－ｆＭ，．ｃ／２型笪遂瓣＝：贫∑。疥∑。风。贫≥图３．１４相位开关双模分频器—瓦ｉ了一再图３．１５相位切换时序波形相位开关双模分频器的进一步知识及改进可参考文献【４２】．【４４】。３）注入锁定式双模分频器近年来，有人对注入式锁定结构的双模分频器也进行了研究。文献［４５】提出了一种基于环形振荡器的注入式锁定双模分频器，其电路结构如图３．１６所示。ＩＬＦＤ包括了一个（Ⅳ＋１）级环形振荡器（Ⅳ为偶数）。对于前Ⅳ级，输入时钟厶直接从尾电流管注入，而最后一级的注入由模值控制信号ＭＣ控制。当ＭＣ为高时，‘注入到环形振荡器所有（Ⅳ＋１）级，电路发生（Ⅳ＋１）次谐波注入锁定，２２第３章分频器结构分析使振荡频率为注入信号频率的１／（Ｎ＋１），即分频比为（＾件１）；当ＭＣ为低时，最后一级相当于反相器结构，电路发生Ⅳ次谐波注入锁定，分频比变为Ⅳｏ图３．１６环形双模ＩＬＦＤ对基于ＬＣ振荡器的ＩＬＦＤ，也可实现双模分频，篇幅所限，此处不再论述，可参考文献【４６】。３．４可编程分频器可编程分频器有时也称多模分频器，分频比可为一定范围内的连续整数，也可以是离散的多个值，分频器分频比由一组控制字来选择。可编程分频器有多种实现形式，本文将主要介绍应用最广泛的两种结构：基于脉冲吞咽计数器和基于２／３分频器级联的可编程分频器结构。１）基于脉冲吞咽计数器的可编程分频器基于脉冲吞咽计数器的可编程分频器结构如图３．１７所示，它由一个Ｎ／Ｎ＋１双模分频器和可编程计数器（包括脉冲计数器（ＰｕｌｓｅＣｏｕｎｔｅｒ）和吞咽计数器（ＳｗａｌｌｏｗＣｏｕｎｔｅｒ））组成。其中尸和Ｓ分别表示脉冲计数器和吞咽计数器的状态数（或模值），且Ｓ＜Ｐ。高频时钟信号从双模分频器输入，分频后的信号从脉冲计数器（主计数器）输出。工作过程为：ｌ，设双模分频器模值控制信号ＭＣ初始为低电平，此时双模分频器的分频比为（Ⅳ＋１），可编程计数器开始计数；２，当吞咽计数器数完Ｓ个状态后，ＭＣ变为高电平，双模分频器的分频比变为Ⅳ．３，当脉冲计数器数完尸个状态后，通过复位信号ＲＳＴ将吞咽计数器（辅助计数器）的状态复位，ＭＣ重新变为低电平，完成一个周期的操作。４，重复以上过程。模值控制字Ｐ模值控制罕ｓ图３．１７基于脉冲吞咽计数器的可编程分频器结构设输出信号的周期为输入信号周期的Ｍ倍（即Ｍ分频），则由以上分析可得整个可编程分频器的分频比为肘气Ⅳ＋１）·Ｓ＋Ｎ．（Ｐ－Ｓ）＝Ｐ．Ⅳ峪。适当选择Ｐ，Ｍｓ的取值，则可以实现特定区间分频比的可编程分频器，其最低连续可变的分频比为Ｎ．（Ｎ－Ｄ。２３东南大学硕士学位论文脉冲计数器是一个计数模值可控制的计数器，当计数器从Ｓｏ计到终态Ｓｐ．１（有Ｐ个状态）时，重新载入状态ｓ０计数，并输出一个给吞咽计数器的复位信号。具体实现可以参考文献［４７１。吞咽计数器是辅助计数器，工作原理跟脉冲计数器相似，但其计数模值比脉冲计数器小，且在计数玩Ｓ个状态后将停止计数，同时改变ＭＣ的值。直到脉冲计数器的复位信号到来时才载入预设值重新开始计数。将脉冲和吞咽计数器在综合在一起的电路实现可参考文献【４８】。２）基于２／３分频器级联的可编程分频器典型的基于２／３分频器级联的可编程分频器结构如图３．１８所利４引。电路将Ⅳ级２／３分频器级联成类似纹波计数器（ＲｉｐｐｌｅＣｏｕｎｔｅｒ）的结构。其特点是只有第一级单元工作在最高频率，后级电路工作频率逐渐降低；整个分频器链中不存在长延时回路，反馈路径只存在于相邻的两个单元之间，寄生电容较少，可靠性好；另外，电路由相同模块组成，可复用性好。ＰｏＰｌＰｎｌ２Ｐ“图３．１８基于２／３分频器级联的可编程分频器基于２／３分频器级联的可编程分频器工作原理如下：最后级使能控制信号ｍｏｂ始终被置为有效。ｍｏｄｍ．１由ｍＯｄｍ和兀产生（相当于两者信号相与）（１≤肌≤，１）。当可编程控制位Ｐ为逻辑高，且ｍｏｄ有效时，２／３分频单元进行３分频，否则为２分频。因此，刀个２／３分频单元构成的分频器链的总分频比Ｍ为：Ｍ＝异＋２·只＋２２·昱＋…＋２“。２·Ｐ吨＋２１卜１·Ｐｎ．１＋２‘（３．６）分频比的范围为２４（控锘０位Ｐｎ均为Ｏ）到２…一１（控制位Ｐ。均为１），如当聆为８时，分频比范围为６４．１２７。可见分频器的范围有一定的限制，其最大分频比与最小分频比的比值近似为２，在一些要求分频比范围很宽的应用场合，就必须对此结构进行分频比扩展。文献【４９】【５０】中巧妙地利用分频比与可编程控制字尸ｎ之间的关系，提出了一种不影响整个电路模块化结构的分频比扩展方法，电路结构如图３一１９所示。图３．１９可扩展分频比的可编程分频器２４第３章分频器结构分析整个电路由级联的２／３分频单元和用于拓展分频比范围的一系列或门及与门组成。设计时，由所需分频比的最大值确定２１３分频单元的总个数疗：２“≤最大分频比≤２叫一ｌ，由所需最小分频比决定无需向前串接或门的２／３分频单元的个数ｎ、：２“’≤最小分频比≤２“’＋１－１。此结构可编程分频器电路中的２／３分频单元由两部分功能电路组成：分频电路和使能控制电路，电路结构如图３．２０所示。基本２／３分频单元由４个Ｄ锁存器（Ｌａｔｃｈ）和３个与逻辑门组成。分频电路根据逻辑控制电路的状态对输入信号丘进行２分频或者３分频，并输出分频后的时钟信号给下一级分频单元。逻辑控制电路的状态取决于信号ｒｏｏｄｉＩＩ和Ｐｉ的状态，它决定着２／３分频单元的瞬时分频比。当输入使能信号ｍｏｄｉ。有效时，开始判断Ｐｉ的状态。如果Ｐｉ－ｌ，分频单元工作在３分频模式；如果Ｐｉ＝０，则为２分频模式。输入使能信号ｒｏｏｄｊｎ的和分频输出信号经过逻辑与的操作后，在输入信号的触发下，输出作为分频单元链中前级单元的使能信号输入（ｍｏｄ硼），这与Ｐｉ值无关。ｍ—ｏ—ｄ—ｉ．一＆一Ｐ—ｉ＝一１一，＿；夏ｍｏｄ‘ｍ＆Ｐｉ＝ｏ，÷２：图３．２０可编程分频器中的２１３分频单元除了以上两种结构，可编程分频器还有其它实现方式。如文献【５１】基于传统的２／３双模分频器和控制逻辑电路实现了一种模６４．１２７的可编程分频器，其本质是双模分频器的一种扩展结构。３．５小数分频器３．５．１小数分频器基本原理小数分频，有时也被称为分数分频，即分频器的平均分频比为一个分数值。然而，数字分频器是无法实现传统意义上的小数分频的，但是，如果能让数字分频器的分频比随着时间发生实时变化，那么从平均来看，相当于实现了小数分频。例如，分频器交替产生８和９两个分频比，如果这两个分频比出现的概率各为５０％，则从平均的角度来看，该分频器等效的分频比为８．５。因此只要能控制整数分频器的瞬时分频比按照一定的规律变化，就能实现小数分频。小数分频的基本原理如图３．２１所示【５２】，它在整数分频的基础上增加了一个累加器，使该分频器的分频比能在两个整数Ⅳ／Ⅳ十１之间自动切换（实际应用中瞬时分频比可在多个整数之间切换），切换的控制信号通常是累加器的进位信号，如果累加器的进位信号为高电平，则分频器的分频比为Ⅳ＋１，否则为Ⅳｏ累加器的时钟为分频器的输出信号，在每一个时钟周期内，累加器的累加计数值增加Ｋ（Ｋ为累加器的输入信号）。假设累加器为ｋ位，则在２。个周期内，发生溢出（进位信号为高电平）的周期数为Ｋ，剩下的周期均是没发生溢出，因此从平均的角度来看，分频器的分频比为２５东南大学硕士学位论文图３．２ｌ小数分频器的基本原理‰：堕塑等丛业：Ⅳ＋吾：Ｎ＋厅现任意的输出频率精度。（３．７）其中，胛为分频比的小数部分。通过对赠的设置，可以选择各种小数分频比。从式（３．７）可以看出，小数分频器的输出频率精度为参考频率的ｌ∥，因此只要累加器的运算位数盘足够大，就可以实由于小数分频器的分频比是不断变化的，因此在频率综合器中，分频器的输出信号与参考时钟信号之间的相位误差也实时发生变化，整个锁相环路并不会进入真正的锁定状态。另外，由于分频比的跳变是周期性的，所以环路的瞬时相位误差也是周期性的，这会在ＶＣＯ控制电压线上产生一个周期交流信号，叠加在所需的直流信号上，对ＶＣＯ造成频率调制，产生杂散，杂散频率为偏离载波疗·厶处，这就是小数杂散（ＦｒａｃｔｉｏｎＳｐｕｒ）的产生原因。，ｚ越小，杂散的强度越高，对频率综合器的性能影响越严重。除ｔＰ４＇，数杂散被抑制，否则小数频率综合方法没有任何实用价值。因此，必须提供附加电路来抑制小数杂散。已经提出了很多杂散减少技术，几种典型的方法如表３．１所示ｆ２３１，其中ＤＡｃ为数模转换电路。表３－１小数分频杂散抑制技术结构特点使用ＤＡＣ产生补偿电压，抵消杂散外加数字抖动，随机化分频器分频比相位选择实现小数分频使用脉冲插入进行倍频操作调制分频比及噪声成形问题模拟失配，带宽所限频率抖动严重插值引起的抖动插值引起的抖动高频量化噪声ＤＡＣ估计随机加抖相位插补脉冲产生吕△调制在各种杂散抑制技术中，吕△调制结构的特点是：能快速的频率切换和非常高的频率分辨率，补偿晶振频率的漂移，容纳各种晶振频率，而不必减少鉴相鉴频器的比较频率。这种数字调制方案对工艺不敏感，高频量化噪声能通过环路带宽来有效抑制。∑．△调制器方法因其良好的综合性能而得到广泛使用，已成为小数频率综合器的主流技术。２６第３章分频器结构分析３．５．２∑．△调制技术娶△噪声整形技术是在上个世纪末开始被广泛应用在频率合成，数字音频，ＡＤ转换中的一项技术，又被称为“ＤｅｌｔａＳｉｇｍａ”调制技术。其通过反馈的方式，将量化过程中引入的噪声搬移到基带外部的频段，以改进在相同过采样率下，采样系统的信噪比性能。噪声整形技术并非减少采样过程中引入的噪声总功率，而是在噪声功率谱上将更多的功率成分搬移到高频部分。当其应用在频率综合器中，由于环路滤波器的低通作用，使得量化噪声对输出近似没有影响。调制器的输出一个随机控制码序列，使分频器的分频比随机变化，使得环路相位误差也具有随机性，避免了在ＶＣＯ控制电压线上产生低频交流成分，从而能够消除杂散。ｎ】ｎ】（ｂ）图３．２２一阶的∑．Ａ调制器等效模型先考虑一个一阶的∑－△调制器，其等效模型如图３．２２（ａ）所示嗍，调制器的输出是对输入ｕ【ｎ］的离散预测，将产生一个阶梯状的量化误差，设为ｅ【ｎ】，则量化器可等效为图３．２２（ｂ）中加法器。当输入信号变化频繁时可近似认为量化噪声（量化误差）与输入信号相独立。即ｅ【ｎ】与信号ｕ【ｎ】是相互独立的系统输入信号。由图３·２２（ｂ），可以分别推导出系统的信号传输函数％（ｚ）和噪声传输函数Ⅳ丌（ｚ）如下：眦）＝器＝尚岫）＝器＝丽１同时对信号的传输影响较小。对于一阶离散积分器（相当于累加效果），其系统函数表达式如下：（３．８）（３．９）可以看出，在量化过程中采用反馈会使得系统对信号和噪声的传输是不同的。Ⅳ（ｚ）的极点为＾ｋ（ｚ）的零点，如果适当选取日（ｚ），使得在低频处其数量级很大，则对于信号，ｓ阡（ｚ）相当于一个带有正反馈的放大器，而对于噪声信号，＾ｋ（ｚ）在低频处将趋近于零，从而低频处的噪声被抑制，Ｈ（ｚ）＝÷Ｚ—Ｉ（３．１０）结合图３．２２可得：东南大学硕士学位论文聃）＝器＝而１／（ｚ两－Ｉ）玎１（３．１１）岫）＝器＝而ｂ－１－：一离散高通滤波器。噪声整形后，带内的噪声功率减少，大部分噪声都位于高频处。（３．１２）由式（３．１ｌｆ［ｉ【ｌ（３．１２）可以看出，系统仅对输入信号延迟了一个时钟周期，而对于噪声的则为一个图３．２３累加器等效模型累加器的等效模型如图３．２３所示【５２１。累加器的输出ｙ【ｉ】是对输入ｕ印】（甚１］Ｋ／２。）的离散预测，将产生量化误差ｅ刚。可以分别推导出累加器的信号传输函数％（ｚ）和噪声传输函数％（．ｚ）如下：驰）＝怒＝ｌ眦）＝器－ｌ可１即累加器就是一个一阶的∑．△调制器。（３－１３）（３．１４）可以看出，累加器和一阶吕△调制器的区别在于前者对输入信号有延迟。而在小数频率综合器中，输入，ｚｉ８ｉ常为一个常数，此时，一阶娶△调制器和累加器对信号和噪声的作用都是一致的，两者等效，一阶∑．△调制器的输出为近似周期性，这会产生严重的小数杂散问题。可采用以下三种方法减轻这一问题：（１）采用高阶吕△调制器，使瞬时分频比更加无序化，进一步降低低频带内量化噪声，将量化噪声进一步搬移到高频。（２）采用多位量化。使吕△调制器可以提供多位输出，提高分频比的变化范围，并使其更加具有随机性。（３）在输入信号Ｋ上引入随机性抖动（Ｄｉｔｈｅｒ），使调制器的输入不再是常数，因此，输出频谱上的杂散会更小。如果设计合适，引入的抖动并不会影响带内信噪比。高阶吕△调制器一般可以采取两种结构，一种是单环高阶调制器（Ｓｉｎｇｌｅ—ＬｏｏｐＭｏｄｕｌａｔｏｒ）【５４１，另一种是多级级联结构调制器，也叫多级噪声整形结构（Ｍｕｌｔｉ．ｓｔａｇｅＮｏｉｓｅＳｈａｐｉｎｇ，ＭＡＳＨ）【５５ｌ。其中单环Ｄ△调制器有比较好的噪声整形功能，高频噪声小，但是存在着稳定性的问题：ＭＡＳＨ调制器的结构简单，稳定性好，可引入流水线方式实现高速低功耗操作，但其噪声整形性能比单环结构稍差，高频处噪声较高。单环吕△制器可以根据量化器的量化等级选择是一位输出还是多位输出，而ＭＡＳＨ调制器只能是多位输出，且对鉴相器线性度要求较高。限于篇幅，本文主要讨论ＭＡＳＨ调制器，单环高阶调制器的原理可参考文献【５２】。当Ｚ，－Ａ调制器的阶数升高，噪声整形效果越好，然而随着阶数的提高，引入的量化噪声功率总量亦在增加，需要高阶环路滤波器来抑制它的高频噪声。一般而言，为了充分抑制吕△调制器的高频噪第３章分频器结构分析声，环路滤波器的传输函数在波特图上的幅度下降速率必须大于吕△调制器的高频量化噪声幅度上升速率，因此，环路滤波器的阶数通常高于吕△调制器的阶数。一般情况下，２阶或者３阶已△调制器就足以满足小数频率合成器的要求，４阶以上的调制器由于受环路滤波器阶数的限制而很少被采用。图３．２４ＭＡＳＨｌ．１．１调制器等效模型ＭＡＳＨ调制器一般由累加器结构的一阶调制器级联构成，也称ＭＡＳＨｌ．１．１结构，ＭＡＳＨｌ．１．１调制器结构的等效模型如图３—２４所示。其中，前一级调制器的量化噪声取负值后作为下一级调制器的输入，并且采用误差抵消电路（一般采用数字电路实现）使前两级的量化噪声完全抵消。由图３．２４可得：Ｙｌ（ｚ）＝彳０）＋（１一Ｚ‘１）·Ｅｌ（ｚ）（３．１５）Ｊ，２（：）＝－Ｅｌ（ｚ）＋（１一Ｚ－Ｉ）·Ｅ２（：）（３．１６）Ｙ３（ｚ）＝－Ｅ２（ｚ）＋（１一ｚ＿）·Ｅ３（ｚ）ｒ（ｚ）＝ｙｌ（ｚ）＋（１一Ｚ－Ｉ）·ｙ２（：）＋（１一ｚ＿１）２·Ｙ３（ｚ）（３．１７）＝ｘＧ’．｜：‘１一Ｚ－１）－Ｅｌ（ｚ）＋（１一ｚ一）·（－Ｅｌ（ｚ）＋（１一二一）。Ｅ２（ｚ））＋（１一ｚ．１）２（一Ｅ２（ｚ）＋（１～ｚ＿）·Ｅ３（：））ｉⅣ（ｚ）＋（１一ｚ－Ｊ）３Ｅ３（ｚ）（３．１８）因此，此高阶ＭＡＳＨ调制器的噪声传输函数是阶数为３的高通滤波函数。在ｚ平面上，该噪声传输函数包含三个位于原点的极点和三个位于单位圆上的零点。同时，此调制器对输入信号只是起到原样保持的作用，因此不影响预先设置的平均分频比。ＭＡＳＨ结构调制器的最大输入范围等于量化器的全程量化范围，且高阶ＭＡＳＨ调制器中没有反馈或前馈通路，非常便于用数字电路实现。ＭＡＳＨｌ．１．１调制器的电路实现结构如图３．２５所示。其中，电路是由３级累加器级联和误差抵消电路组成，延时单冠１由触发器ＤＦＦ实现。东南大学硕士学位论文Ｘ［图３．２５ＭＡＳＨＩ．１．１调制器电路结构由图３－２５中的误差消除电路可得：Ｈ力＝ｃｌ【，】＋（１一ｚ。１）‘（Ｃ２【ｆ】＋（１－ｚ。１）·ｃ，【ｆ】）ｆ３．１９）＝Ｃｌ【ｆ】＋Ｃ：【习一Ｃ２【ｆ—ｌ】＋ｃ３【司一２Ｃ３ｐ—ｌ】＋ｃ，［ｉ－２】由于Ｃ【ｉ】只可能为０或１，所以调制器的输ｍｙ［ｉ］可在－３－４范围内变化，可用３位二进制数表示，ＭＡＳＨ调制器会在上述所有输出状态之间频繁切换。实际上ＭＡＳＨ调制器的输出与各个累加器进位输出的关系可由一个Ｐａｓｃａｌｌｓ（帕斯卡）三角形表示，如图３．２６所示，该三角形的各行数值也就是（１一Ｚ－Ｉ）”展开的各项系数。图３．２６ＭＡＳＨ调制器的输出与各个累加器进位输出的关系频率综合器中，分频器的瞬态分频比是由调制器的输出与所设定分频比的整数部分两者之和决定，所以调制器的输出变化将直接导致瞬态分频比随着变化，这不仅要求环路中的整数分频器必须为多模分频器，而且要求后级的鉴频鉴相器要有很高的线性度来抑制此频率抖动。而对于单环结构的调制器。由于输出的状态比较少，对鉴频鉴相器线性度的要求有所降低。３０第４章应用于ＷＳＮ收发芯片的整数分频器设计第４章应用于ＷＳＮ收发芯片的整数分频器设计本章介绍了作者基于０．１８“ｒｎＣＭＯＳ工艺设计的ＷＳＮＩＥＥＥ８０２．１５．４收发信机中的可编程分频器，其中包括高速３２／３３双模分频器、可编程计数器及２分频器的设计，并给出了该分频器的仿真和测试结果，结果表明其功能正确，符合设计要求。４．１频率综合器结构本次设计所在的ＷＳＮ收发信机基于ＺｉｇＢｅｅ（ＩＥＥＥ８０２．１５．４）标准【５６１，此标准主要用于短距离、低成本、低功耗及低比特率的无线通信场合。它包含了２．４ＧＨｚＩＳＭ频带的１６个信道，信道间隔为５ＭＨｚ，各信道中心频率如下：Ｅ＝２４０５＋５（ｋ－１１）ＭＨｚ，七＝ｌｌ，１２，．．．，２６（４．１）由于此收发机在发射信号时采用直接上变频的方式，所以发射模式下频率综合器所需提供的载波频率晟与信道中心频率Ｒ相同。而接收机在接收信号时采用了低中频方案，中频频率为２ＭＨｚ，所以在接收模式时，频率综合器所需提供的各信道载波频率为：丘＝２４０３＋５（ｋ－１１）ＭＨｚ，ｋ＝ｌｌ，１２，．．．，２６（４．２）因此，频率综合器的输出需覆盖以下频点：Ｅ＝２４０５（或２４０３）＋５（七·１１）ＭＨｚ，ｋ＝ｌｌ，１２，．．．，２６（４．３）考虑到ＷＳＮ收发机系统中频率综合器需输出正交的信号。而此正交信号的产生一般有三种方式：一是让ＶＣＯ先得到两倍频率处的信号，再通过主从结构的二分频电路分频产生所需的正交差分信号，此方法可得到的误差很小的正交信号，且抗干扰性能强；第二种方法是直接利用正交ＶＣＯ（两ＶＣＯ交叉耦合而成）产生正交差分信号，但此方案芯片面积和功耗较大；第三种是采用ＲＣ－ＣＲ移相网络产生，但通常输出的信号正交性比较差，需另加电路调整。综合以上论述，系统采用了第一种方案，即让ＶＣＯ振荡频率覆盖４．８．５ＧＨｚ频率，其输出经二分频产生所需的正交信号。本设计采用的频率综合器总体结构如图４．１所示，主要由鉴频鉴相器（ＰＦＤ）、电荷泵（ＣＰ）、二阶无源环路滤波器（由Ｒｌ、Ｃ１、Ｃ２组成）、压控振荡器、整数可编程分频器（÷Ⅳ）、自动频率校准（ＡｕｔｏＦｒｅｑｕｅｎｃｙＣａｌｉｂｒａｔｉｏｎ，ＡＦＣ）、二分频器（÷２）构成以及环路控制开关ＳＷｌ和ＳＷ２构成。其中自动频率校准单元的作用是用来自动选择ＬＣ．ＶＣＯ的工作频段以确保ＶＣＯ能工作在所期望的频率范围。本章主要介绍图４．１中的二分频器和整数Ｎ分频器设计。由于频率综合器环路中分频比Ⅳ越大，来自参考时钟、分频器及ＰＦＤ／ＣＰ的噪声对频率综合器的系统性能影响越大，因此为了减小分频比Ⅳ，参考时钟信号的频率要尽可能高。对于如图４．１所示整数频率综合器，其输出信号的频率分辨率正好等于参考频率的一半，由式（４－３）Ⅱ－－Ｊ知频率综合器３ｌ东南大学硕士学位论文＾二Ｑ＋９图４．１应用于ＷＳＮ收发机的频率综合器结构框图的分辨率需为１ＭＨｚ，因此这里将参考时钟的频率选为２ＭＨｚ，环路分频比Ⅳ需覆盖以下点：Ｎ＝２４０５（或２４０３）＋５（ｋ－１１），ｋ－－Ｉｌ，１２，．．．，２６（４．４）整数可编程分频器的设计指标总结见表１－３。４．２高速二分频器电路在图４－１所示的频率综合器中，二分频被用来提供差分正交的输出。此二分频器的输入信号为ＶＣＯ的输出，虽然锁相环路锁定后ＶＣＯ的输出信号频率为４．８．５ＧＨｚ，但在锁定的过程中其频率可在４－６ＧＨｚ之间变化，而在此范围内均要求分频器能正常工作。由上一章的分析，可知在这一频段，实现二分频有很多种方法，比较常用的有注入式锁定结构和基于ＳＣＬ主从触发器的结构。由于注入式锁定结构的分频器的功耗比较低，但工作频率范围较窄，更重要的是不太容易实现正交信号，因此本文采用基于ＳＣＬ主从触发器的结构来实现二分频。二分频器电路结构如图４．２所示，采用两级ＳＣＬ锁存器级联而成，并将第二级的输出反馈回第一级的输入。锁存器采用差分结构，两级锁存器输出的信号相互正交。图４．２二分频器电路结构３２第４章应用于ＷＳＮ收发芯片的整数分频器设计下面来进一步分析图４．２的电路结构。从延时角度看，电路的总延时为两级ＳＣＬ锁存器的延时之和，而单个锁存器的延时反比于输出接点上负载电阻和节点电容的乘积足ＣＬ，因此在设计中我们可以通过减少负载电阻和各个节点的电容来增大工作速率。另一方面，减少晚会致使各层器件上电路静态工作点发生改变，导致各路的电流增大，牺牲了功耗。而节点电容的变化是通过改变采样或保持管的相对尺寸实现的，这也会在一定程度上影响电路功耗及工作频率范围。从充放电角度看，ＳＣＬ分频器电路的工作速度正比于充放电电流的大小，反比于输出信号的电压摆幅，摆幅由输出点负载阻抗和偏置电流决定。由于该电路可以工作在信号摆幅比较低的情况下，因此电路速度可以达到很高，但是低摆幅也会导致其对后级电路的驱动能力不足。因此，二分频器的设计要考虑工作速率、频率范围、功耗、摆幅等指标的折衷。此二分频器电路为全差分结构，这对共模噪声和共模干扰有很强的抑制作用，稳定性良好。为提高Ｄ触发器的跟踪带宽，设计中输入端的锁存器（即主锁存器）有时采用比输出端的锁存器（即从锁存器）大的器件尺寸，以减小主锁存器的负载电容，提高电路的工作带宽，但是这不适合用于产生正交信号。另外，对于图４．２所示的电路，锁存差分对管（Ｍ５．Ｍ６）和采样差分对管（Ｍ３．Ｍ４）的尺寸比（ＷＨｏｌｄ／职细ｐｋ）决定了ＳＣＬ锁存器的基本性能和工作方式【，７】：在相Ｉ－ｑ输入信号幅度条件下，当ＷＨｏｌｄ／眠锄ｏｌ。≥ｌ时，锁存器被认为工作在静态，其工作频率可以涵盖更宽的范围，但其最高工作频率较低。随着ＷＨｏｌｇ职枷ｐＩ。比值的降低，锁存器的最高工作频率提高，但工作频率范围变窄，被称为动态锁存器。在实际设计中，并不刻意区分这两种工作状态。可以看出，分频器的最高工作速率和工作频率范围之间不可兼得，在设计中应根据实际需要与系统指标进行调整，得到最合适的性能。结合本设计指标进行折衷考虑，同时考虑版图布局，将ＷＨｏｉｄ／眠加口ｌ。设为１。二分频的设计过程如下：首先进行ＳＣＬ结构锁存器的设计（以主锁存器为例）。合理分布各层器件上消耗的电压及电流，分析电路静态工作点，直流工作点的设置在理论上应满足：使尾电流管时钟工作在饱和区，若其工作在线性区，分频输出波形质量会变差。随后将两级锁存器级联，并将从触发器的反相端输出反馈回主触发器的数据输入端，组成一个二分频器以进一步优化。由于分频器的反馈方式与振荡器相似，当时钟输入端只加直流偏置时，主从锁存器可以看作差分放大器，分频器有可能产生自由振荡，此时可以将分频器看作振荡器。若每一级的延迟时间为ｔ，则振荡频率为：厶＝１／２ｒ（４．５）若分频器的输出信号频率就在其自由振荡频率丘附近，则在２丘附近只要输入很微弱的信号就能实现分频，该频率对应着分频器灵敏度曲线的最低点。通过观察自振荡频率，仔细调整电路参数，使自由振荡频率接近所需频段的中心频率点。一般在后仿真时，由于引入了寄生电容与寄生电阻，分频器自谐振频率和前仿真相比会有３０％左右的下降（跟版图的设计相关）。３３东南大学硕士学位论文设计过程中还需注意以下几点：１）考虑ＰＶＴ（工艺、电压和温度变化）因素。为了确保所设计的电路做成芯片后能满足系统的要求，并在电源电压及温度变化时也能保持正常工作，就需要对电路进行各种环境条件（不同工艺角，不同电源电压，不同温度）下的仿真验证。最好能采取一些措施补偿各种工艺即环境的变化。２）优化版图的设计。由于本设计中的二分频电路是个全差分结构，在版图设计中对称性及匹配性非常重要，可采取各种版图匹配技术：如轴对称、中心对称结构、加虚拟（ｄｕｍｙ）器件等。此外，在金属宽度满足电流密度要求的前提下，要尽量降低连线的寄生参数，特别是ＳＣＬ锁存器输出端的走线，由于相互器件之间连线较多，事先要对各个器件的布局进行合理的安排，并尽量靠近。３）二分频器核心电路（两个锁存器）最好和其输出缓冲器进行联合设计。由于缓冲的输入阻抗直接和锁存器的输出端相连，即增加了锁存器的输出负载，这会增加每一级的延时ｆ，降低分频器工作频率。所以分频器设计应带上输出缓冲一起优化。射频电路中，常用的输出缓冲一般有三类：互补推挽式（反相器结构）、源极跟随器和共源放大器。反相器结构的输出幅度较大，但是其输入阻抗大，会给前级带来大的负载。源极跟随器输入阻抗较大，输出阻抗小，因此可轻易实现阻抗变化，但是其输出摆幅和输入相比，会有一个阈值电压的下降，因此，在低电压集成电路中不常采用。共源差分放大器的电路结构如图４．３所示。图４—３共源差分放大器由于共源差分放大器是固定尾电流源偏置，从电源获取的电流相对较为稳定，因此也减少了开关操作导致的电源／地噪声。此外，为了使此缓冲要获得最大的输出电压摆幅，必须保证尾电流砖在两边支路之间完全切换。此时的输出电压摆幅（单端）为ＩｓｓＲ。另一方面，由于线性区的ＭＯＳ管表现出较大的栅．漏电容（ＣＧＤ），导致电路开关速度减慢。因此，输出电压摆幅ＩｓｓＲ不能大到让Ｍｌ或Ｍ２进入线性区。由于芯片测试时所用同轴电缆的特征阻抗为５０Ｑ，所以输出端最好实现阻抗匹配，减小输出反射系数，防止反射信号对电路产生影响。为了实现阻抗匹配，往往需要几级共源差分放大器级联，并使其负载电阻逐级降低。另外，还应使各级间的输入输出直流电平达到匹配（或采用电容耦合方式，但是这会增加芯片面积）。图４—２所示的高速二分频器的各器件参数如表４．１所示。第４章应用于ＷＳＮ收发芯片的整数分频器设计表４．１高速二分频器的各器件参数电路元件负载电阻采样对管锁存对管时钟输入对管尾电流源管缓冲负载电阻缓冲输入对管缓冲尾电流源管表４．１中有几点需要说明：１）电路中采用的晶体管和电阻均采用叉指结构，其中形表示又值栅宽，￡表示栅长，拧表示叉指数。如４×Ｏ．７５／Ｏ．１８．表示该晶体管由４个叉指宽度为Ｏ．７５ｂｔｍ的叉指构成，总宽度为３ｔｔｍ，其栅长为０．１８ＬＬｍ。器件名称ｒｐｈｐｏｌｙｎｍｏｓ２ｖｎｍｏｓ２ｖｎｍｏｓ２ｖｎｍｏｓ２ｖｒｐｈｐｏｌｙｎｍｏｓ２ｖｎｍｏｓ２ｖ器件参数１．６ｋ．Ｑ３／Ｏ．１８３／０．１８６／０．１８２４／Ｏ．２５１．０３７ｋＱ６／Ｏ．１８１２／０．２５具体尺寸刀×脱（ｐ耐ｐｍ）２×４．５０／２．００（串联）４ｘ０．７５／０．１８４ｘ０．７５／Ｏ．１８４ｘ１．５０／０．１８１２×２．０／０．２５ｌｘ６．ＯＯ／２．００４×１．５０／０．１８６×２．００／０．２５２）图４．２所示的结构是全差分的，因此组成对管的两个晶体管尺寸均相等，对称的负载电阻值也是相等的。３）除尾电流源管的栅长采用０．２５９ｍ设计外（可增加其跨导减少电路相位噪声），其它管子的栅长均使用０．１８ｌＬｔｍ。４）负载电阻ｒｐｈｐｏｌｙ表示Ｐ型掺杂多晶硅电阻，ｎｍｏｓ２ｖ表示１．８Ｖ电压工作的ＮＭＯＳ管，ｐｍｏｓ２ｖ表示１．ＳＶ电压工作的ＰＭＯＳ管。以上说明同样适用于本文其他的器件参数表格。４．３可编程分频器结构由于系统要求分频器提供的分频比范围为２４０３～２４８０，结合上一章对各种可编程分频器的结构分析，使用基于脉冲吞咽计数器来实现可编程分频器较为简单合理。根据上一章的分析，可编程分频器的分频比肘表达式为膨＝（Ⅳ＋１）．洲：（＾ｓ）＝Ｐ．Ⅳ峪，因此，我们可将双模分频模值Ⅳ设为３２，脉冲计数器模值设为７５．７７，吞咽计数器模值设为Ｏ．３ｌ，则可以实现２４００－－２４９５连续可变的分频比，包含了系统所需的分频比，但其至少需要提供７Ｂｉｔ分频比模值控制码。考虑到接收机共有１６个信道，只需用到２４０３ＭＨｚ之４８０ＭＨｚ的其中３２个频率点，频率综合器只需提供１６路发射用本振频率（２４０５ＭＨｚ，２４１０ＭＨｚ，…，２４７５ＭＨｚ，２４８０ＭＨｚ）与１６路接收用本振频率（２４０３ＭＨｚ，２４０８ＭＨｚ，…，２４７３ＭＨｚ，２４７８ＭＨｚ）即可，为了节省总线资源及减少版图所用的焊盘数以降低流片成本，可只用５Ｂｉｔ控制码来控制分频比以实现相应频点。考虑以上几点，本文采用的整数可编程分频器的总体结构如图４＿４所示。其中双模分频器在模３５东南大学硕士学位论文图４－４本文采用的整数可编程分频器结构值控制信号ＭＣ为低时进行３３分频，ＭＣ为高时进行３２分频。Ｄ５．Ｄｌ为整个可编程分频器的分频比控制码，经译码器转化为Ａ１．Ａ７。其中Ａｌ－Ａ５控制吞咽计数器的模值，Ａ６－Ａ７控制脉冲计数器进行７５／７６／７７分频，目的是只用Ｄ５．Ｄｌ这５位控制码实现所需的３２个分频比。当脉冲计数器提供的复位信号有效时，ＭＣ变为低电平，吞咽计数器载入计数模值ＡＡ４３Ａ２Ａｌ，并开始递减计数，数到０时计数停止，将ＭＣ输出变为高电平，直到复位信号再次有效时重新开始计数。部分分频比控制码与相应的分频比如表４－２所示：表４．２部分分频比控制码与相应的分频比输入控制码（Ｄ）ＯＯ０００００Ｏ０ｌＯＯ１Ｏ０主计数器（Ｐ）７５７５７５７６７７７５７５７５吞咽计数器（Ｓ）５１０２５３１６３１３２３ｌ总分频比Ｍ＝３２＊Ｐ＋Ｓ２４０５２４ｌＯ２４２５２４３５２４８０２４０３ＯＯｌ１０Ｏ１１１ｌｌＯ０００ｌＯ０１０ｌ０１ＯＯｌＯｌ１０１１ｌ１１２４１３２４２３２４３３２４７８７６７７１４其中最高位分频比控制码Ｄ５在接收模式时设为１，发送模式时设为０；后４个控制位表示发送或接收信号时的所在的信道（将中心频率分别为２４０５，２４１０，…，２４７５，２４８０ＭＨｚ的信道对应标为第０，ｌ…．，１４，１５信道）。例如分频控制码Ｄ设为１００１ｌ时，表示频率综合器为收发机接收第３信道信号提供本振（２４１８ＭＨｚ）。当Ｄ设为０１０１０时，表示频率综合器为收发机发射第１２信道信号提供本振（２４６５ＭＨｚ）。因此，分频器的分频比Ｍ与控制位（Ｄ５Ｄ４Ｄ３Ｄ２Ｄ１）之间的关系为：Ｍ２２４０５＋５·Ｄ４Ｄ３Ｄ２Ｄｌ－２·Ｄ５３６（４．６）第４章应用于ＷＳＮ收发芯片的整数分频器设计４．４３２／３３双模分频器电路在可编程分频器设计中，高速低功耗的双模分频的实现往往是最关键的一个点，由于其工作在很高频率，消耗了可编程分频器中的绝大部分电流，此电路往往决定了整个可编程分频器的性能。本文设计的３２／３３双模分频器电路如图夺５所示。它主要由同步４／５分频器、异步８分频器和逻辑控制电路（为一个四输入与非门）三部分组成。当控制信号ＭＣ为低电平时实现３３分频（一个分频周期内４／５分频器有一次５分频操作），ＭＣ为高电平时实现３２分频（４／５分频器始终为４分频操作）。●…●…●…●…●…Ｉ异步８分频器Ｉ图４—５３２／３３双模分频器电路由图４－５可知，同步４／５分频器工作在整个分频器的最高频率（５ＧＨｚ左右），而异步８分频器的输入频率为４／５分频器输出，工作频率相对较低（１．２ＧＨｚ左右）。为了使电路能兼顾高速与低功耗要求，可采用不同的触发器来分别实现同步４／５分频和异步８分频。一方面，为了降低功耗，异步８分频可采用ＴＳＰＣ型触发器实现。另一方面，为了保证高速，同时能为后级ＴＳＰＣ型触发器电路提供较大幅度的输入信号，同步４／５分频器采用伪差分结构触发器实现。４．４．１同步４／５分频器的设计如图４．５所示，同步４／５分频器由三个模块组成：一个ＤＦＦｌ（伪差分结构触发器）、两个ＤＦＦＮＯＲ（ｍ－－个或非门和伪差分结构的触发器组成）。其中ＤＦＦｌ电路如图４＿６所示。Ｄ／Ｄ图４－６伪差分触发器结构（ＤＦＦｌ）伪差分结构触发器与ＳＣＬ触发器结构类似，只是在其电路中去掉了底层的电流源，因此可以达３７东南大学硕士学位论文到更大的输出摆幅，增大了驱动负载的能力。伪差分触发器电路的电流由输入时钟及其直流偏置决定，会随输入摆幅变化，这样会导致不可预测的电流与输出摆幅出现，但只要有效控制输入摆幅及时钟管尺寸，此问题不会对电路性能有很大影响。另外，由于受差分时钟控制的两个晶体管是不相关的，所以需要完全互补的时钟信号来保证锁存器正常工作，因此在版图布局布线时应特别注意对称和匹配。伪差分触发器的设计方法跟上一小节中的ＳＣＬ型触发器相同，此处不再说明。为了能进一步降低传输延时，提高分频器工作频率，本文将或ｔＥｌ＂１和伪差分结构的触发器集成为一个单元【５射，记为ＤＦＦＮＯＲ。ＤＦＦＮＯＲ和普通主从结构的触发器的区别在于其主锁存器集成了一个或非门。ＤＦＦＮＯＲ的电路结构如图４．７所示，其中Ｄ１和Ｄ２为或非门的两个输入端，．圪为直流参考电平，其电压值通常设为锁存器输出信号高低电平的平均值，本设计中将其电压设为Ｏ．８５Ｖ。此集成简化结构避免了单独设计或非门和触发器而带来的寄生参数影响，可将分频器速度提高１０％．２０％，同时也降低了功耗。图４．７集成或非门的伪差分触发器（ＤＦＦＮＯＲ）对于ＤＦＦＮＯＲ结构，直流参考电平％的值对双模分频器的性能有较大影响，不合适的圪值将会增大分频功能出错的几率。经仿真发现，锁存器的输出会经过圪偏置管的栅漏电容耦合到圪上，因此，伪差分结构的输出幅度较大，因此％电压也会随之有较大波动。为了稳定圪值，可采用一个旁路电容将高频干扰信号消除。％偏置产生电路如图４．８所示（４／５双模分频器中需要两个直流参考偏置，分别设为％ｌ和％２），其中电阻蜀和恐对电源分压产生圪所需的电压值，ＣＭｌ和为Ｃｍ两个ＭＯＳ电容，用于旁路高频干扰信号。采用ＭＯＳ电容是因为其单位面积电容值大，可节省面积。％１Ｋ２鼠１图４．８直流参考电平圪产生电路采用旁路电容前后的％电压波形对比如图４－９所示。可见，在采用旁路电容后，圪的值基本稳定不变，仅有ｌｍＶ左右的变化。３８第４章应用于ＷＳＮ收发芯片的整数分频器设计一一ＮｏＦｉｌｔｅｒｉｎｇ——ＷｉｔｈＦｉｌｔｅｒｉｎｇｇ罗鼍置蔑曩连。。是鼍是轰连墨。是曼ｈ是ｆｌＹＹＹＹ和￥、￥Ｙ￥７萼ＹＹ‘≮Ｙ５．ｏＯｔｉｍｅ（眦》图４－９采用旁路电容前后圪的波形图４－６、图４．７和图４．８所示的电路的器件参数如表４—３所示。其中图４．７中的各层器件参数与图４－６相同。表４—４同步４／５分频器中的器件尺寸及参数电路电路元件负载电阻风ＳＣＬ锁存器锁存对管Ｍ３，Ｍ５器件名称ｒｐｈｐｏｌｙｎｍｏｓ２ｖｎｍｏｓ２ｖｎｍｏｓ２ｖｎｍｏｓ２ｖｒｐｈｐｏｌｙ器件参数２．３６２５５具体尺寸，ｚ×Ｗ／Ｌ（Ｉ＿ｔｍ／ｇｍ）２×５．０／１．５０２×１．０／Ｏ．１８２×１．Ｏ／０．１８４×１．５／０．２５２ＩＱ采样对管Ｍ２，Ｍ４２／Ｏ．１８２／Ｏ．１８６／０．２５３０／５３８．３４３时钟输入对管Ｍ１，Ｍ６滤波ＭＯＳ电容（ＣＭｌ．‰）分压电阻Ｒｌ１５／５．０ｌＱ２×２０／１．２２×２０／１．２３Ｘ％偏置电路分压电阻恐葛不ｒｐｈｐｏｌｙｒｐｈｐｏｌｙ３８．３４３ｋ．ｑ２７．３２偏置电阻风ｌ＠１２，１．５４．４．２异步８分频设计如图４．５所示，异步８分频器由三个级联的二分频器组成，每个二分频器采用如图４．１０所示的ＴＳＰＣ型触发器实现，将图４．１０中的Ｃ１节点信号反馈回Ｄ端，便可实现一个二分频器。图４－１０异步８分频所用的ＴＳＰＣ型触发器电路（ＤＦＦ２）３９东南大学硕士学位论文下面分析此触发器的工作过程：当时钟上升沿输入数据为低电平（低电平以下用Ｏ表示，高电平以下用１表示）时：ＣＬＫ＝０，Ｄ＝Ｉ，Ａ２＝０，Ｂ１－－Ｉ，Ｂ２＝Ｘ，ＣＩ＝Ｘ，Ｃ２－－０，Ｑ＝ｘＣＬＫ＝叮，Ｄ＝０，Ａ２＝ｌ，ＢＩ＝Ｉ，Ｂ２＝ｌ，ＣＩ＝Ｘ，Ｃ２＝０，Ｑ＝ｘＣＬＫ＝１，１３＝０，Ａ２＝ｌ，Ｂ１＝０，Ｂ２＝０，Ｃｌ＝ｌ，Ｃ２＝１，Ｑ＝ｏＣＬＫ＝１，Ｄ＝Ｉ，Ａ２＝０，ＢＩ＝０，Ｂ２＝０，Ｃｌ＝ｌ，Ｃ２＝１，Ｑ＝ｏ当时钟上升沿输入数据为高电平时：ＣＬＫ＝＝ｏ，Ｄ＝０，Ａ２＝ｌ，ＢＩ＝Ｉ，Ｂ２＝ｌ，ＣＩ＝Ｘ，Ｃ２＝０，Ｑ＝ｘＣＬＫ．＝ｏ，Ｄ＝Ｉ，Ａ２＝０，ＢＩ＝Ｉ，Ｂ２＝Ｉ，ＣＩ＝Ｘ，Ｃ２＝０，Ｑ＝ｘＣＬＫ号１，Ｄ＝Ｉ，Ａ２＝０，ＢＩ＝Ｉ，Ｂ２＝ｏ，Ｃｌ＝０，Ｃ２＝０，Ｑ＝ｌＣＬｌ０１，Ｄ＝０，Ａ２－－０，ＢＩ＝Ｉ，Ｂ２＝０，ＣＩ＝０，Ｃ２＝０，Ｑ＝Ｉ由上分析可得，电路仅在时钟的上升沿将输入数据Ｄ传送到输出端。时钟稳定后，输出不随输入数据发生变化。此电路存在一个毛刺：假设输入数据Ｄ为低电平的情况，当ＣＬＫ为低时，节点Ｂ１电压为高，节点Ｃｌ为不定值Ｘ。当时钟的上升沿来临时，节点Ｂｌ的电荷不能瞬间释放，有一个延迟，若节点Ｂｌ电压下降缓慢，将会导致Ｍ８．Ｍ９管同时导通，Ｃｌ节点电压值下降；然后当Ｂｌ电压下降到一定值时，Ｍ８管断开，Ｍ７管导通，节点Ｃ１开始充电，电压上升，产生毛刺。因此，为了将此毛刺降低，可以增大Ｍ８．Ｍ９管的尺寸，提高放电速率，同时增大Ｍ７管与Ｍ８．Ｍ９管的尺寸比例，增大Ｍ７＾１８－Ｍ９级电路的转换逻辑电平。由于８分频器是异步结构，因此每一级二分频器的工作频率均不同，第一级工作在１ＧＨｚ左右的频率，而最后一级二分频器的工作频率仅为２５０ＭＨｚ左右，因此每个二分频的电路参数应分开优化，增加电路可靠性。与图４．１０所示的电路图对应的ＴＳＰＣ触发器的器件尺寸及参数如表４．５所示。表４－５异步８分频器所用到的ＴＳＰＣ触发器器件尺寸及参数电路元件ＭＩ，Ｍ２，Ｍ４Ｍ７．ＭｌＯＭ３，Ｍ５，Ｍ６Ｍｌｌ器件名称ｐｍｏｓ２ｖｐｍｏｓ２ｖｎｍｏｓ２ｖ器件参数（岬叽唧）２．５／０．１８３．０，Ｏ．１８５．Ｏ／Ｏ．１８１．０／Ｏ．１８１．０／Ｏ．１８２．０／０．１８２．０／０．１８具体尺寸ｒ／ｘＷ／Ｌ（ｇｍ／｝ｔｍ）１×２．５／０．１８１×３．０，Ｏ．１８２×２．５／０．１８ｌ×１．０／Ｏ．１８１×１．０／０．１８２×１．Ｏ／Ｏ．１８２×１．０／Ｏ．１８ｎｍｏｓ２ｖｎｍｏｓ２ｖｎｍｏｓ２ｖｎｍｏｓ２ｖＭ８，Ｍ９（第一级）Ｍ８，Ｍ９（第二级）Ｍ８，Ｍ９（第三级）第４章应用于ＷＳＮ收发芯片的整数分频器设计４．５可编程计数器设计可编程计数器由脉冲计数器（ＰｕｌｓｅＣｏｕｎｔｅｒ）和吞咽计数器（ＳｗａｌｌｏｗＣｏｕｎｔｅｒ））两部分组成，脉冲计数器的实质也是一个可编程分频器（或多模分频器），在此处要求其分频比覆盖７５／７６／７７，另外还需为吞咽计数器提供一个计数复位信号。吞咽计数器的计数模值（状态数）由５Ｂｉｔ控制码Ａ１．Ａ５决定，当复位信号有效时开始载入Ａｌ－Ａ５开始递减计数，此时ＭＣ为低电平，当计数到０时，停止计数，并将ＭＣ变为高电平。为了只用５Ｂｉｔ控制码即可覆盖系统所需分频比，电路还附加了一个５．７译码器，将５Ｂｉｔ的控制码转化为７Ｂｉｔ来控制脉冲计数器和吞咽计数器的工作状态。带有５．７译码器的可编程计数器结构如图４．１ｌ所示。图４．１ｌ带５—７译码器的可编程计数器结构框图４．５．１吞咽计数器辫吞咽计数器为一个同步时序结构，即所有触发器具有相同的时钟源。如图４－４所示，吞咽计数器所要实现的功能为：当脉冲计数器提供的复位信号ＲＳＴ有效时，吞咽计数器输出双模分频器模值控制信号ＭＣ为低电平，并载入其计数模值Ａ４４小２Ａｌ，开始递减计数，当数到０时计数停止，将ＭＣ输出变为高电平，直到复位信号再次有效时重新开始计数。若采用全定制方法进行设计，我们应先给出吞咽计数器的工作状态表（真值表的形式），然后利用卡诺图对真值表进行状态化简，这样便可得到最简化的各个Ｄ触发器的激励方程，最后根据触发器的激励方程得到相应的电路。根据以上描述，给出吞咽计数器的主体真值表如表４＿６所示。其中Ｑ５－Ｑｌ表示计数器的当前状态值（现态），而Ｑ５’Ｑｒ表示计数器下一个时钟周期的状态值（次态）。利用卡诺图法（可参考相关数字逻辑教科书）对表４－６中的真值表输出进行化简，可得到触发器的次态输出与现态输入关系，而触发器的次态即为当前触发器输入数据Ｄ的值，若用Ｑｎ表示Ｑ的反相信号，可得各个Ｄ触发器的激励方程如下：Ｄ５＝Ｑ５、＝Ｑ５＆（们ｎ４＆Ｑｎ３＆Ｑｎ２＆Ｑｎｌ））Ｄ４＝Ｑ４’＝（Ｑ４＆（一Ｑｎ３＆Ｑｎ２＆Ｑｎｌ）））［（Ｑ５＆Ｑｎ４＆Ｑｎ３＆Ｑｎ２＆Ｑｎｌ）Ｄ２＝Ｑ３’＝（Ｑ３＆（，一Ｑｎ２＆Ｑｎｌ）））［（Ｑｎ３＆Ｑｎ２＆Ｑｎｌ＆（＾（Ｑｎ４＆Ｑｎ５）））４１（４．７）（４．８）（４．９）东南大学硕士学位论文Ｄ２＝Ｑ２’文Ｑ２＆Ｑ１）ＫＱｎ２＆Ｑｎｌ＆（－－（Ｑｎ３＆Ｑｎ４＆Ｑｎ５）））（４．１０）ＤＩ＝Ｑ１’＝Ｑｎｌ＆（一Ｑｎ３＆Ｑｎ２＆Ｑｎ４＆Ｑｎ５））（４．１１）注意一点的是，上述分析并未考虑复位信号有效时载入Ａ５Ａ４３Ａ２Ａｌ和ＭＣ信号的产生，由于ＭＣ信号只在Ｑ５一Ｑｌ全０时为ｌ，因此可得ＭＣ＝ＱｎＩ＆Ｑｎ２＆Ｑｎ３＆Ｑｎ４＆Ｑｎ５考虑复位信号后，各个Ｄ触发器的激励方程如下（４．１２）Ｄ５《—ＲｓＤ＆Ｑ５＆（～（Ｑｎ４＆Ｑｎ３＆Ｑｎ２＆Ｑｎ１）））Ｉ（ＲＳＴ＆Ａ５）；Ｄ４：（（￣ＲＳＴ）＆（（Ｑ４＆“Ｑｎ３＆Ｑｎ２＆Ｑｎｌ）））Ｉ（Ｑ５＆Ｑｎ４＆Ｑｎ３＆Ｑｎ２＆Ｑｎｌ）））Ｉ（ＲＳＴ＆Ａ４）；Ｄ３气（—ＲＳＴ）＆（（Ｑ３＆ＨＱｎ２＆Ｑｎ１）））ｌ（Ｑｎ３＆Ｑｎ２＆ＱｎＩ＆（－－（Ｑｎ４＆Ｑｎ５）））））Ｉ（ＲＳＴ＆Ａ３）；Ｄ２气（－－，ＲＳＴ）＆（（Ｑ２＆Ｑ１）ｌ（Ｑｎ２＆Ｑｎ１＆（一Ｑｎ３＆Ｑｎ４＆Ｑｎ５）））））［（ＲＳＴ＆Ａ２）；（４．１３）（４．１４）（４．１５）（４．１６）（４．１７）Ｄ１气（￣ＲＳＴ）＆ＱＴｌｌ＆“Ｑｎ３＆Ｑｎ２＆Ｑｎ４＆Ｑｎ５）））Ｉ（ＲＳＴ＆Ａ１）；得到激励方程及ＭＣ的表达式之后，就可以根据式４．１２－４．１７得到吞咽计数器的电路原理图。值得注意的是，ＭＣ为一系列的组合逻辑得到，会产生毛刺，为了消除毛刺，可在其后加一个时钟控制的触发器再输出。表％吞咽计数器的主体真值表Ｑ５０ＯＱ４Ｏ００ＯＯＱ３ＯＱ２０Ｏｌｌ００ｌ１Ｏ０Ｑ１Ｏ１Ｏｌ０１０ｌＱ５、００Ｏ０Ｑ４’ＯＯＯＯＯＯＱ３‘Ｏ０Ｑ２’００Ｑ１Ｏ０００Ｏｌｌｌ１Ｏ００ＯＯ０ＯＯ０ｌ１ｌＯ１０ＯＯＯＯＯｌｌ１ｌ０Ｏ０ＯＯｌ１０ＯＯＯＯ００ｌｌＯｌ０ｌｌ１１ｌｌ１１Ｏ００Ｏ０ＯＯ０１１‘ｌ１１１ｌｌＯｌＯ１ＯＯ００ｌｌＯＯ１Ｏ１００ＯＯＯＯ０１１１ｌ００Ｏ０ｌｌ１Ｏ０ＯＯ０Ｏ１ｌｌｌＯ００１ＯｌＯＯｌｌｌｌｌｌ１ｌｌ１ｌｌＩｌｌｌ１ｌ００１１０Ｏ１１ＯＯｌ１ＯＯ１ｌＯ１ＯＯ０ｌｌ１１ｌｌｌｌｌ１ｌｌｌｌｌ４２ｌ１１ＯＯ０００ＯＯ０ｌｌｌｌｌｌｌ１ｌｌＯ１１０１０ｌＯ１Ｏｌ０ｌ０ｌ０ｌＯｌ０ｌＯ１００ＯＯｌ１ｌ１００００ｌｌｌＯｌ０ｌＯｌＯｌＯｌ０１Ｏ１Ｏ０１１ｌ１ｌ０ＯＯＯＯｌｌ０Ｏ１ｌＯｌｌ１ｌ００ｌ第４章应用于ＷＳＮ收发芯片的整数分频器设计４．５．２７５１７６／７７多模分频器７５／７６／７７多模分频器可由同步结构的数字计数器实现，也可以参考双模分频器实现方式，采用多个异步工作的分频器级联实现。由于异步方式结构简单，所用元件较少，可采用全定制设计。本次设计的７５／７６／７７多模分频器实现原理如图４．１２所示，电路由一个３／４双模分频器、两个５分频器和逻辑控制电路四个模块组成。逻辑控制电路产生ＭＣ信号控制３／４双模分频器工作在３分频或４分频状态，实现所需的７５／７６／７７分频。图４．１２７５／７６／７７多模分频器实现原理７５／７６／７７多模分频器中３／４双模分频器采用如图３．１２（ｂ）的结构。而所用的５分频电路如图４—１３所示。由三个触发器和一个与：ｌｔＥｆ－］组成。其输出信号的占空比为４０％，要得到占空比为５０％的输出信号，可参考文献【５９】中的方法得到。由于７５／７６／７７多模分频器所在工作频率较低，分频器中的触发器可采用图３－９（ｂ）中的Ｃ２ＭＯＳ结构，使电路功耗得到降低。图４．１３５分频器电路结构另外，提供给吞咽计数器的复位信号ＲＳＴ是由７５／７６／７７多模分频器中的各个触发器输出经过一系列组合逻辑得到的，随后需通过一个时钟触发器来消除毛刺，由于电路所用元件较多，此结构未在图中画出。４．５．３译码器译码器的作用是将５Ｂｉｔ的控制码转化为７Ｂｉｔ来控制脉冲计数器和吞咽计数器的工作状态，它一堆组合逻辑电路组成，设计时同样先给出真值表，然后利用卡诺图进行化简，得到相应输出对于输入的表达式。由图４－４所示，可得译码器的输入为Ｄ５．Ｄｌ，译码输出为Ａ７．Ａ１．。其中Ａ７Ａ６控制脉冲计数器（即７５／７６／７７分频器）的模值，当Ａ７氏为ｌｌ时，脉冲计数器模值Ｐ为７６，为１０时Ｐ为７７，其它值时Ｐ为７５。Ａ５Ａ４Ａｎ２｜Ａｌ控制吞咽计数器的模值ｓ，即Ｓ＝ＡｓＡ４ＡＡ２Ａｌ。由于要实现的分频器的分频比Ｍ与控制位（Ｄ５Ｄ４Ｄ３Ｄ２Ｄ１）之间的关系为：Ｍ２２４０５＋５·Ｄ４Ｄ３Ｄ２Ｄｌ－２·Ｄ５（４．１８）另外有Ｍ＝３２．Ｐ＋Ｓ，因此可得：４３东南大学硕士学位论文３２·Ｐ＋Ａ５Ａ４Ａ３Ａ２Ａ１＝２４０５＋５·Ｄ４Ｄ３Ｄ２Ｄｌ－２·Ｄ５（４．１９）由式（４．１９）口－Ｊ得译码器的真值表如表４－７所示。表４－７译码器的真值表及对应的吞咽脉冲计数器模值Ｄ５Ｏ００ＯＤ４００Ｏ００Ｏ０Ｏ１１ｌ１ｌｌｌ１Ｏ０Ｏ０Ｄ３Ｏ０ＯＯｌｌ１１０ＯＯＯ１ｌ１１Ｄ２００ｌｌＯＯＤ１ＯＡ５００Ｏ１ｌ１０００１ｌｌ００ＯｌＡｄＯｌｌ０ｌ１ＯＡ３ｌＡ２０Ａ１１０ｌ０ｌＯ１Ｏ１Ｏ１０ｌＯ１０ｌ０ｌ０ＳＡ７ＩＡ６Ｐ５１０ｌＯｌ０１０１Ｏ１０ｌ０ｌｌ０１ｌ１Ｏ０ｌｌ０Ｏ１１ＯＯｌｌ０１５２０２５００／０ｌ７５０ＯＯＯ０Ｏ０ＯＯＯ０Ｏ３０ｌ１Ｏ０１ｌＯＯｌ１ＯＯｌＯｌｌ３８１３１８２３ｌｌ００ｌ１１７６２８１Ｏ１０Ｏｌ００１０Ｏ６ｌｌ１６Ｏ１１０７７１１ｌ１ｌｌｌｌＯＯＯＯ００ｌ１０１Ｏ１０００ｌ０ｌｌＯＯ０１Ｏｌ０３８Ｏｌ１３１８ＯＯ／０ｌ７５ＯＯ０Ｏｌｌｌ１Ｏ０ｌ１００ｌ１ＯｌＯ１１１０ＯＯｌＯ０ｌ１１０ｌ１Ｏ０１１０１０２３２８１６１ｌｌｌｌ１ｌ１ＯＯＯＯＯ１０１０１ｌｌＯＯ１１００１１ＯｌＯ１ｌ１６２１ｌｌＯ０ｌ７６Ｏ１ｌＯｌ２６３１４９１４ｌｌｌ１ｌｌｌｌｌｌｌｌ００ｌ１０１０ｌＯＯｌ０１ｌｌ０ＯｌｌＯｌ０１０７７ｌＯ将上表经卡诺图化简后，可得：Ａ６－邶３＆Ｄ４＆（叫（Ｄ５＆（—Ｄ２）＆（￣Ｄ１））”；Ａ７＝Ｄ４１（Ｄ３＆Ｄ２）；（４．２１）Ａ５＝（Ｄ４＆卜Ｄ３）＆Ｄ２）Ｉ（Ｄ４＆卜Ｄ３）＆ＤＩ）Ｉ（（一Ｄ４）＆Ｄ３＆（～Ｄ２））Ｉ（（－Ｄ３）＆Ｄ２＆Ｄ１）ｌ（Ｄ５＆Ｄ４＆Ｄ３＆（￣Ｄ２）＆（￣Ｄ１））Ｉ（（～Ｄ５）＆Ｄ４＆Ｄ３＆Ｄ２＆Ｄ１）；Ａ４＝（Ｄ５＆（（Ｄ４＆卜Ｄ２）＆（一ＤＩ））Ｉ（（－Ｄ４）＆（－Ｄ２）＆Ｄ１）Ｉ（Ｄ４＆Ｄ２＆ＤＩ）Ｉ（Ｄ４＆Ｄ３＆（－Ｄ１））（４．２０）（４．２２）Ｉ（（￣Ｄ４）＆卜Ｄ３）＆Ｄ２＆（、一Ｄ１））））Ｉ（（￣Ｄ５）＆“卜Ｄ４）＆Ｄ３＆（－Ｄ２））ｌ（（＾Ｄ４）＆Ｄ３＆Ｄ１）Ｉ（（￣Ｄ４）＆（￣Ｄ２）＆Ｄ１）Ｉ（（￣Ｄ４）＆（￣Ｄ３）＆Ｄ２＆（￣Ｄ１）））Ｉ（Ｄ４＆（～Ｄ３）＆（～Ｄ２）＆（￣Ｄ１））Ｉ（Ｄ４＆（－Ｄ３）＆Ｄ２＆ＤＩ）［（Ｄ４＆Ｄ３＆Ｄ２＆（一Ｄ１）））；（４．２３）Ａ３＝（Ｄ５＆（（Ｄ３＆（－Ｄ２））ｌ（Ｄ３＆Ｄ１）Ｉ（（—Ｄ３）＆Ｄ２＆（￣Ｄ１））”ｌ（（～Ｄ５）＆（（（—Ｄ３）＆（—Ｄ１））ｌ（（～Ｄ３）＆Ｄ２）Ｉ（Ｄ３＆（～Ｄ２）＆Ｄ１）））；（４．２４）第４章应用于ＷＳＮ收发芯片的整数分频器设计Ａ２＝（Ｄ５＆（－Ｄ２）＆（－ＤＩ））Ｉ（Ｄ５＆Ｄ２＆ＤＩ）Ｉ（（～Ｄ５）＆（－Ｄ２）＆ＤＩ）Ｉ（（－Ｄ５）＆Ｄ２＆（－Ｄ１））；（４．２５）ＡＩ＝－－Ｄ１；（４．２６）由式（４．２０）－（４．２６），我们可以得到相应的电路原理图，来实现译码器的功能，也可以将其写成Ｖｅｒｉｌｏｇ网表的形式，再采用半定制流程设计实现。４．５．４半定制设计流程由于可编程计数器的所需工作频率比较低（约为１６０ＭＨｚ），此电路不仅可以采用全定制设计，也可以用半定制的设计方法。其流程如下：（１）算法设计及Ｖｅｒｉｌｏｇ语言描述根据电路所需达到的功能进行算法设计，完成后采用ＶｅｒｉｌｏｇＨＤＬ语言对各个模块电路进行描述，可采用上节中的结构化描述方式，也可采用行为描述、数据流描述或几种混合的描述方式。一般采用行为描述较为简便。描述时要采用可综合的语法及好的电路描述风格，为下一步的逻辑综合做好基础。之后可用ｍｏｄｅｌｓｉｍ，ＶＣＳ等软件进行功能仿真。（２）综合优化及前仿真综合是完成从ＲＴＬ代码到门级电路的转换。综合所需要提供的文件有：目标电路的ＨＤＬ（硬件描述语言）源代码，设计约束脚本，生产厂家提供的工艺库文件等。对于一个设计来说，在进行综合前，需要给这个设计加上约束，约束也就是综合的目标，综合工具会竭力满足约束，以实现综合缒目标。约束可分为多方面，如时序方面的约束、面积方面的约束、环境属性方面的约束、驱动和负载方面的约束等。其中最重要的约束是对时钟等与时序相关的属性进行约束。在综合时，约束的各个方面可能存在一定的矛盾，如对速度和面积的约束。综合的过程就是找到一个最好的平衡点，满足各个方面的约束。好的、合理的约束，是综合成功的关键。不同的约束会导致不同的综合效果。综合出来门级网表后，将生成的ｓｄｆ（标准延迟格式）文件反标到电路网表进行前仿真。本设计采用Ｓｙｎｏｐｓｙｓ公司的ＤｅｓｉｇｎＣｏｍｐｉｌｅｒ软件综合。综合将产生目标电路的门级网表和各单元的延时信息等，之后，要将标准延时信息反标到网表中进行前仿真。（３）自动布局布线及后仿真布局布线属于ＩＣ后端设计。布局布线前，需要准备的数据文件有：综合工具提供的门级电路网表、时序约束文件（．ｓｄｃ），焊盘或端口定义文件（．ｔｄｆ），技术库文件（．ｔｆ），Ｆｏｕｎｄｒｙ厂提供的标准单元、宏单元和Ｉ／ＯＰａｄ的库文件等。首先进行布局相关参数设置，先对总体电路版图进行布局，完成宏单元，标准单元及端口的放置，之后布电源线和地线，一直到最后的整体电路详细布线完成。之后采用Ｃａｌｉｂｒｅ或Ａｓｓｕｒａ等工具对得到的版图做设计规则检查。本设计采用Ｓｙｎｏｐｓｙｓ公司的Ａｓｔｒｏ软件完成自动布局布线。布局布线后的电路网表需转化为ＳＰＩＣＥ网表再与ＧＤＳ版图文件与进行ＬＶＳ（版图原理图匹配）。同样，最后要将布线工具输出的延时文件反标到其电路网表或ＳＰＩＣＥ网表中进行后仿真。４５东南大学硕ｌ：学位论文４．５．５混合设计简介由于可编程分频器中双模分步页器Ｊ：作频率高，通常采用全定制方法设计。而可编程计数器由丁·工作频率低，为了减少设计周期，往往采用半定制方法实现，最后符将两个电路拼接在一起。需要注意儿点：首先在开始版图设计以前，戍把双模和可编程计数器联合起来进行数模混合仿真，确保整体功能的正确性，可使用Ｃａｄｅｎｃｅ中的Ｓｐｅｃｔｒｅ—Ｖｅｒｉｌｏｇ或ＶｅｒｉｌｏｇＡＭＳ进行。然后，当双模分频器和可编程计数器的版图分别设计完成后，将后者版倒导入Ｃａｄｅｎｃｅ，并完成相且之间的接口设计。最后应对整个可编程分频器电路做ＬＶＳ和后仿真。对混合电路做ＬＶＳ时，可将标准单元库中的ＳＰＩＣＥ网表导入Ｃａｄｅｎｃｅ得到各个标准单元的品体管级原理蚓（Ｓｃｈｅｍａｔｉｃ），再将可编程计数器的门级网农导入Ｃａｄｅｎｃｅ得到其原理图，和双模分频器连接好，之后就可以按照全定制流程做ＩⅣＳ和后仿真。４．６高速二分频及可编程分频器前仿真４．６．１高速二分频器仿真由图４．１所示的频率综合器框图，叮知本次设计一二分频器接在锁相环路之外，用丁二为频率综合器提供４差分正交的输出信号，其正常上作频率范同需覆盖４－６ＧＨｚ。二分频电路如图４．２所示，使用ＳＣＬ型结构触发器实现。由４＇２小节的分析，二分频电路的反馈方式与振荡器相似，当时钟输入端只加直流偏置时，分频器有可能产生自由振荡，即为一个振荡器。当振荡频率为．兀。。时，则当输入时钟在现。。处最容易实现二分频，冈此有必要对电路进行自振荡频率的仿真。当＿二分频器的时钟输入（图４－２中的所有ＣＬＫ和ＣＬＫｎ端）只加ｏ．８Ｖ区流电压时，电源电压为１．８Ｖ，“．端自振荡输出信号如图４．１４所示。由ｌ籍可得，１０个振荡周期的时间为２．８２８ｎｓ，即二分频自振荡频率为３．５３６ＧＨｚ，因此当输入信号频率在７．０７２ＧＨｚ附近时，最容易实现二分频。∥；图４．１４二分频器自振荡输出信号（缓冲前）仿真结果显示：在１．８Ｖ电源电压下，Ｊ罱速二分频器上作电流为１．３２ｍＡ。当输入信号频率为６Ｇｔｔｚ，幅度为Ｏ．２Ｖ时，图４．２所示的：分频器的输出波形如图４．１５所示，由图４．１５可得输出信号频率为３ＧＨｚ，输ｆ…乜，乐幅度为Ｏ．４Ｖ左右。同时，一：分频的四路正交输出信号如图４，１６所示，由＿】：是前仿真，元什间参数完全对称匹两己，ｌ闷此正交性良女，，正交误差可忽略不计。４６！起◆第４章应用于ＷＳＮ收发芯片的整数分频器设计≤ｊ，。一ｊ；。，｜｜＼、ｆ’、ｊＩ。７ｊ，ｊｊ、·√ｆ一｜、ｊ。。。｛‘—｜｜ｊ＼一．。｛。。一｜｜ｊＩ‘ｉ．：ｆ，。扩ＶＵ八八．，小．八．／刈■ｉｉ■—＿■■１＿■■＿＿．—＿了■－＿；４－：矿’＿．。：图４．１６二分频器四路差分正交输出波形４．６．２３２／３３双模分频器仿真由图４．１所示的频率综合器框图，可知本次设计３２／３３双模分频器接在锁相环路之内，是频率综合器中工作频率最高的模块之一，其正常工作频率范围需覆盖４－６ＧＨｚ。在１．８Ｖ电源电压下，图４．５所示的３２／３３双模分频器在控制信号ＭＣ控制下的输出波形如图４．１７所示图４．１７３２／３３双模分频器在控制信号ＭＣ控制下的输出波形图中ＣＬＫ为双模分频器的输入时钟，为６ＧＨｚ，幅度为Ｏ．３Ｖ。ＤＩＶ４—５为图４－５中的同步４／５分４７东南ｊ：学影！。｛ｊ学位论文频器输出，ＤＭＰＯＵｔ为３２／３３双模分频器输出，最卜．方的是ＭＣ控制信号。由图可得，当ＭＣ为高时，同步４／５分频器一直进行４分频，双模分频器进行３２分频（５．３３３ｎｓ÷（１／６ＧＨｚ）＝３２），当ＭＣ为低电平时，同步４／５分频器交替进行４、５分频，此时双模分频器的分频比为３３（５．５ｎｓ÷（Ｉ／６ＧＨｚ）＝３２）。双模分频器输出信号的上升卜．降沿较陡峭，有利丁下～级的半定制设汁的可编程计数器正常一ｒ作。仿真结果显示，在１．８Ｖ电源电压下，３２／３３双模分频器工作电流为４．１４．６．３ｍＡ。可编程分频器仿真由于可编程分频器由双模分频ａ－导，Ｎ可编群计数器组成。可编程计数器采¨ｊ半定制设计流程实现（注：其Ｖｅｒｉｌｏｇ源代码采用结构化描述方式，而非行为级描述方式），其电路土要包括图４－４中的吞咽计数器，脉冲计数器及可编程计数器。可编程计数器的前仿真结果如图４．１８所示。图４．１８可编程计数器前仿真波形对应图４—４，矧４—１８中的尼，。为输入时钟，来自双模分频器的输出（为便丁观察，其周期殴为１０ｎｓ）：Ｄ５．ＤＩ为町编程分频器分频比控制信号；．兀。。为可编释计数器输出信号：ＭＣ即双模分频器的控制信号。由图４—１８可得，当控制码Ｄ５．Ｄ１为０｜０１０时，．兀ｍ的周期为７６０ｎｓ（５３０ｎｓ＋２３０ｎｓ＝７６０ｎｓ），而ＭＣ在一个周期内保持低Ｉ乜平的时长为２３０ｎｓ，可得此时７５／７６／７７分频器进行７６分频（／＇－－７６），而吞咽计数器的模值Ｓ为２３，对照表４—７，可得其功能正确。同理由图４．１８可得当Ｄ５．Ｄ１为０１０１ｌ时，Ｐ＝７６，Ｓ＝２８，与表４—７所示相符合。最后，为了对整个可编程计数嚣进行仿真，将可编程计数器的源代码在Ｃａｄｅｎｃｅ下进行封装，并连接高速３２／３３双模分频器，采，ｆ＿｝ＪＳｐｅｃｔｒｅ—Ｖｅｒｉｌｏｇ对可编程分频器进行数模混合仿真。在１．８ｖ电源电压Ｆ，分频器输入时钟频率为６．５ＧＨｚ，幅度为０．３Ｖ（留有一‘定ｌ殳计余量），分频控制码在１ｕｓ由１１００ｌ向～１１０００跳变时（分频比２４４８～２４４３），可得可编程分频器的输出波形如图４．１９所示。图巾Ｆｏｕｔ为可编程分频器的输出，ＭＣ为双模分频器的控制信号，可川来进一步验证功能是否正确。由图４．１９可得，当可编程分频器分频比控制码为１１００１时（期翅分频比：２４４８），可编程分频器的输“｛信号周期为３７６．６ｎｓ，冈此实现的分频比为２４４８（３７６．６ｎｓ／（１／６．５ＧＨｚ）＝２４４８），分频功能正确。另一方面，由丁二分频比为２４４８时，乒１６，ＭＣ输出在一个周ｊ明内保持低电平的输入时钟数应为１６ｘ３３＝５２８，由ｒ８】．２３ｎｓＨ（１／６．５Ｇ１４ｚ）－－５２８、，因此进～步验证其功能正确。另外，由蚓４．１９可得，当分频比控制４８第４章应用于ＷＳＮ收发芯片的整数分频器设计码为１１０００时，其实现的分频比为２４４３（３７５．８ｎｓ／（１／６．５ＧＨｚ）＝２４４３），分频功能正确。。．．．二。．：…一～一二一一一－ｉ穆ｉ２３ｎｓ．ｏ耐；－喀鑫ｉ８５ｎ￡．＂，蔬；Ｅ÷：—Ｊ６口７６６“‰ｏｏ嫒；！—Ｊｊ《３７§８畦童两ｉ｝ｉ；；ｉｌ；：：ｉ＇．０１．５；－ｍｅ“喀’图４．１９可编程分频器的输出波形４．７版图设计及后仿真墨《零４．７．１二分频器电路版图设计考虑鼍分频器电路版图设计主要由Ｃａｄｅｎｃｅ平台的Ｖｉｒｔｕｏｓｏ软件和Ａｓｔｒｏ自动布局布线工具完成，采誊用ＴＳＭＣＯ．１８９ｍ标准ＣＭＯＳ工艺库和Ａｒｔｉｓａｎ标准单元库进行设计和仿真。版图设计必须遵循制造厂商提供的设计规则，才能保证芯片的功能正确并提高芯片的成品率。分频器电路尤其是高速双模分频器的工作频率已达到６ＧＨｚ以上，因此仅仅满足版图设计规则是不够的，设计者还应该掌握一定的版图设计优化方法，来指导自己进行高性能版图设计。下面介绍分频器版图设计中存在的几点注意事项及优化方法。１）布局’分频器电路由工作在射频频段的双模分频器和工作在较低速率的数字计数器组成，存在在射频小信号和全摆幅的数字大信号，属于混合信号电路，在开始版图绘制之前就应该进行对电路的布局策略分析。ＤＭＰ与可编程计数器之间应留有足够的间距以减少相互之间的耦合。高频敏感模块（如二分频，同步４／５分频）的布置在很大程度上影响电路的性能，布局时需充分考虑与其它电路的隔离，并且进行合理布局使各个电路模块之间利于布线。２）电源线和地线尽量使用单独的电源焊盘，使射频电路与数字电路完全分离，防止数字电路的大信号通过电源线耦合到射频电路照成影响，因此，射频电路具有“平静”的电源和地。缺点是消耗额外的焊盘和芯片面积。另外，还应该加大电源线和地线的宽度，一方面可以减少其寄生电阻，另一方面可增加其寄生滤波电容。此设计中电源线采用第二层金属，而地线采用第一层金属。４９东南大学硕士学位论文３）高频信号走线分频器中有很多高频信号走线需要处理。高频走线设计时主要考虑屏蔽和各种寄生效应。版图中的寄生效应主要包括寄生电容、寄生电阻和寄生电感的影响。由于分频器版图中，寄生电容和寄生电感是设计时主要考虑的因素。为了减少版图寄生电容，可以采取以下方法：ａ）事先对分频器中各个模块的版图做合理的布局，使各模块间的走线尽量短。ｂ）在满足电流密度要求的前提下尽量减少高频走线的宽度（长走线不宣太窄，防止寄生电感效应严重）。ｃ）敏感信号走线与其它走线之间需保持足够的距离，长走线尽量采用高层金属，以减少与衬底之间的耦合电容。ｄ）尽量避免在晶体管和其它器件上方走线。另外，重要高频走线可考虑采用地线屏蔽。在ＳＣＬ结构的二分频版图设计中，由于输出节点上的连线众多，频率也高，是设计时重点需要考虑的地方。４）设计匹配由前几节的分析可知，高速工作的ＤＭＰ和二分频器均为全差分结构，因此版图的设计需充分考虑各个器件和模块的对称和匹配．ｏ可采用多种匹配技术。如使用轴对称或共质心对称型结构、电阻版图采用蛇形或叉指结构、周围加虚拟器件（ＤｕｍｙＤｅｖｉｃｅ）使各单元的具有相同环境等。研保护环保护环应合理地应用于整个分频器数模混合版图设计之中。处理敏感信号的电路应置于单独的阱中，其保护环接模拟电路的ＶＤＤ。阱外的ＮＭＯＳ管周围也应加保护环，保护环接模拟电路ＶＳＳ。数字电路周围可加深阱保护环，保护环接数字ＶＤＤ。６）几点注意事项为了能使所设计出的电路具有良好的可制造性及芯片可靠性，还需注意一下几点：ａ）天线效应：在芯片制造过程中，干法蚀刻产生的电荷会残留在金属中，此金属的电荷将有可能聚集到栅极多晶硅上，容易使其电位升高以至于过大的栅电压击穿栅氧化层。任何与栅极连接的大片导电材料包括多晶硅本身都可能产生天线效应。设计时应使用跳线或接二极管的方法解决。’ｂ）闩锁效应：由ＣＭＯＳ工艺中的寄生三极管电路引起，在一定的条件下寄生电路导通可将芯片烧毁。最简单的解决方法为在分别在ＮＭＯＳ和ＰＭＯＳ的周围加封闭的保护环：增大ＮＭＯＳ和ＰＭＯＳ之间的距离：版图空隙多打衬底接触孔。ｃ）线电流密度：版图中的各层金属线、接触孔及通孔对所流过的电流密度都有一定的限制，若超过此限制，电迁徙效应会不断积累，从而发生短路或断路现象，使电路失效。ｄ）静电保护：由于不到１０Ｖ的电压就可能毁坏没有静电保护的芯片，特别是管子的栅极，５Ｖ的电压就可能导致其功能失效。最简单的一种解决方法为采用反向二极管钳制电路加以保护。但由于此结构存在５０第４章应用于ＷＳＮ收发芯片的整数分频器设计较大的寄生电容，不适合用于高频端口的保护。此外，版图中的空余部分应充分利用，如布置滤波电容，放置衬底接触等。４．７．２分频器版图．１）二分频器二分频器电路版图采用全定制方法实现，为了提高电路匹配性，版图中差分晶体管的设计采用二维共质心结构。同时为了防止闩锁效应的产生，电路中尽做了可能多的衬底隔离保护环。各个单元器件尽量靠近以减少寄生参数。图４．２０和图４．２１分别给出了二分频总体版图及核心分频电路中的采样保持对管电路版图。二分频电路包括分频核心电路、两组第一级缓冲Ｂｕｆｆｅｒｌ和一组第二级缓冲。（目的是增加测试时的输出信号幅度）。‘，Ｑｏ彝ｔ。珏｝｛勘ｌｔ诺嚣ｊ凌｝耋·”ｉ：ｔ，｛．ｔｌｄｎ￡！．，－．１０ｌｔｔｂ萋愆瀚龚器攀鋈雾；霪霆囊蘼：｜｜徽霆囊黧剿谨垂参黼“鎏灞甄囊ｌ童。，？ｉ分绣孩蕉嚣嘲！函爵ｌ：’≯．ｊ耋嘲缵歉夔豳ｏ：，ｉ孓．Ｌｊ渲Ｉ餐一凳．芒：影ｌ！贾露肇嘲ｌ薹蠢；；：二’盘蒸嚣蠹三耄舔哆盛三三习｛ｊ；馨。～…：～。…ｄ聋ｔ：蔓ｈ｜｛蒸燃翩蚕瞳～塑基ｉ；‘ｊｊ赢ｂ图４．２ｌ采样与保持对管版图如图４—２０所示的二分频版图面积为７５ｘ６０１ａｍ２。２）３２／３３双模分频器双模分频器版图如图４．２２所示。由同步４／５分频器与异步的８分频器电路组成，版图的面积为８２ｘ７０ｐｍ２０由于同步４／５分频器采用了伪差分结构的触发器，对输入时钟的对称性要求很高，因此在版图设计时应合理安排输入时钟走线，使其到每一对时钟对管的距离尽量接近。另一方面，由于时钟频率可达６ＧＨｚ以上，尽量采用高层走线减少寄生电容，并同时增大与其它走线的间距。５１东南大学硕士学位论文图４—２２双模分频器电路版图３）可编程计数器可编程计数器电路版图采用Ａｓｔｒｏ『＝具自动布局布线生成，之后将生成的ＧＤＳ图形格式文件导入到Ｃａｄｅｎｃｅ，经过局部ＤＲＣ修改得到。版图如图４—２３所示，版图周围为电源环和地环。版图面积为８０×８０９ｍ２。图４．２３可编程计数器电路版图４）整数分频器总体版图本次整数分频器流片总体版图如图４．２４所示，总面积为６７５ｘ４７５９ｍ２，面积主要由测试焊盘决定。由于可编程分频器控制引脚较多，为了减少版图面积、１７省流片费用，只留了两位可编程分频器的分频控制码。为确保二分频器和可编程分频器能独莎测试，两者电源分开供给。各分频模块之间采用深阱隔离，并保持一定间距减少互扰。版图空余部分使Ｈｊ电容填充，叮对电源或商流信Ｉ，起～‘定的滤波作Ｊ｝】。由＿ｒ－本芯片采用在片测试方案，版ｌ割设计时要注意焊棉布局与对应探针棚一致。第４章应用于ＷＳＮ收发芯片的整数分频器设计图４．２４整数分频器总体版图４．７．３后仿真结果１．二分频器电路采用Ｃａｄｅｎｃｅ下的Ａｓｓｕｒａ工具对电路版图进行参数（寄生电阻与寄生电容）提取，然后在不同ＰＶＴ红艺、电压、温度）条件下对二分频电路进行后仿真。写ｚ刚ｉｇ．．仿真对应，首先对二分频电路进行自振荡频率仿真。当二分频器的时钟输入端加Ｏ．８Ｖ直流电压曦，其输出自振荡信号如所示。由图４．２５可得，１０个振荡周期的时间为３．７８５ｎｓ，即二分频自篷振荡壤率为２．６４２ＧＨｚ，因此当输入信号频率在５．２８４ＧＨｚ附近时，最容易实现二分频。与前仿真相豢比，蔫频率约下降了２５％，这主要因为版图设计中引入了寄生参数，导致延时增大，或充放电速度ｊ罄：减慢所毂。图４－２５二分频器后仿真自振荡输出信号（缓冲后）后仿真结果显示：：在１．８Ｖ电源电压下，典型工艺角ＴＴ，输入５ＧＨｚ信号时，带一级缓冲的电路总电流为４．５１ｍＡ，除去第一级缓冲消耗的３．１４ｍＡ电流，分频器核心工作电流１．３７ｍＡ，与前仿真基本相同。分频器正常工作频率范围在各个工艺角下均覆盖ＶＣＯ最大振荡频段（４．０—６．０ＧＨｚ）。在慢工艺角ＳＳ（Ｓｌｏｗ．Ｓｌｏｗ）下二分频器能达到７ＧＨｚ的工作频率。当输入信号频率为６ＧＨｚ，幅度为０．２Ｖ，并在分频器的四路输出端加上１００ｆＦ的电容（模拟收５３东南大学硕士学位论文发机系统中混频器的输入电容），二分频器电路输出波形（经过一级缓冲）如所示，由图４．２６呵得输出信号频率为３ＧＨｚ，输出电压幅度为Ｏ．３５Ｖ左右。与前仿真相比，由丁．寄生参数的影响，波形更加平滑。图４—２６二分频器后仿真结果最后进行二分频器的正交相位误差后仿真测试。当二分频的输入信号频率为６ＧＨｚ，幅度为Ｏ．２Ｖ时，四路正交输出波形如图４．２７所示（为了测试ｌＥ交性，四路信号均通过ｌ灯的理想电容后再输…，消除了各自的直流分量）。由于版图的实现难免会引入不匹配因素，导致其存在一定的误筹。山图４．２７可得，其幅度误差可忽略不计，正交误差计算如下：¨。信号与％，信号的过零点时间筹为３．５３１５．３．４５１３＝０．０８０２ｎｓ，而对Ｔ－３ＧＨｚ的信号，１ｎｓ时间代表的相何度数为３６０。×３＝１０８０。，因此两者的相位差为０．０８０２×１０８０。＝８６．６２。，因此可得正交相化误差为３．３８。，满足系统指标要求。需要说明的是，此办法测试存在一定的精度误差。，矿．ｉ■ｊ…＿Ｖ．¨ｊ垤、＋ｒ．ｋ‘：一。．‘‘…【，ｊ图４．２７二分频器的四路差分正交输ｆ。¨波形２．３２／３３双模分频电路后仿真结果显示：在１．８Ｖ电源电压下，当输入为５ＧＨｚ差分信号（峰值Ｏ．３Ｖ）时，双模分频器电路消耗的电流为４．１ｍＡ。各种一ｆ：艺角卜分频器工作频率覆箍ＶＣＯ最人振荡频段（小于４．０—６．０Ｇｔｔｚ）。输入６ＧＨｚ差分信｛，时（峰值Ｏ．３Ｖ），ＴＴ工艺角卜双模分频器后仿真输出波形如图４．２８所示。第４章应用于ＷＳＮ收发芯片的整数分频器设计＞＞一一．２２．一＞一＞０，１０２０ｔＩｍｅ（ｎｓ）图４．２８双模分频器后仿真输出波形由图可得，当ＭＣ为高时，双模分频器进行３２分频（５．３３ｎｓ－－（Ｉ／６ＧＨｚ）＝３２），当ＭＣ为低电平时，同步４／５分频器交替进行４、５分频，此时双模分频器的分频比为３３（５．５ｎＳ÷（１／６ＧＨｚ）＝３２），实现了所期望的功能。３．可编程计数器电路由于可编程计数器版图采用半定制方法实现，除了可以提取Ｖｅｒｉｌｏｇ网表在数字电路仿真工具中直接后仿真外，也可以将版图导入Ｃａｄｅｎｃｅ，利用Ａｓｓｕｒａ或Ｃａｌｉｂｒｅ工具对电路版图做ＤＲＣ，并与其电路原理图（版图Ｖｅｒｉｌｏｇ网表导入Ｃａｄｅｎｃｅ得到）做ＬＶＳ，之后提取寄生参数进行后仿真，仿真结果翅旷：分频控制码设为１０１０１（期望分频比２４２８＝７５＋３２＋２８），当时钟端输入的周期为６ｎｓ（约为１６７ＭＨｚ）时，后仿真的结果如图４．２９所示。可得主计数器的输出为４５０ｎｓ（７５分频），双模分频器控制信号ＭＣ为低电平（３３分频）的时问为１６８ｎｓ（２８个时钟周期），结果与期望值相同，功能正确。限于篇幅只给出了一种控制码条件下的仿真结果，在实际设计中，需对各个典型分频比均做仿真，确保电路的可靠性。图４．２９可编程计数器输出波形５５东南大学硕士学位论文４．可编程分频器后仿真在双模分频器与可编程计数器版图拼接完成再进行后仿真，仿真结果表明，在１．８Ｖ电源电压卜＾，可编程分频器在所需频率范同（４．６ＧＨｚ）内都能正常分频，且留有～定的余量，电路消耗的电流为４．４ｍＡ。当时钟端输入频率６．５Ｇｌｔｚ菱分信号，幅度为０．４Ｖ，住ｉ盯编程分频器分频控制码设为１１０００时（即期望分频比为２４４３），可编程分频器的输出波形如图４．３０所示。由图可得可编稗分频器输出信号周期为３７５．８４６ｎｓ，因此总分频比为３７５．８４６ｎｓ＋（１／６．５ＧＨｚ）＝２４４３，分频功能正确。…１｛■…。一一！一～…。！１２；ｌ．—。。一．．——．ｉ一．，，。Ｉ：＾）＞０ｒ２０００１８３４Ｖ、７４９：＇１１ｒＩｓ４０００１６０００８００Ｏ４ｕｖｓ１０００４７１３７３３６５ｎｓｇ强渺蜘ｙ匝亟姻１’７１图４．３０可编程分频器输出波形４．８芯片测试本次设计的整数分频器已经通过东南大学射光所ＭＰＷ平台进行了流片，芯片显微照片如图４．３１所示。图４－３ｌ高述二分频和可编程分频器芯片照片５６第４章应用于ＷＳＮ收发芯片的整数分频器设计４．８．１芯片测试方案本次流片的分频器电路测试方案如图４—３２所示，上下均为ＳＳＧＳＳ（ＭＣＷｌ３．３２４４．５）探针，分别用来加分频比控制信号、电源与输出引脚等。左右均为ＳＧＳ（ＭＣＷｌ３—３２４４－３）探针。二分频器与可编程分频器不同时供电，防止工作时相互干扰。输入信号直流偏置可通过ＶＤＤｌ调整。图４．３２分频器芯片测试方案所用仪器：测试平台、信号发生器（Ｒｏｈｄｅ．ＳｃｈｗａｒｚＳＭＰ０４直流电源（ＫｉｋｕｓｕｉＰＭＲＩ８－１．３ＴＲＰｏｗｅｒＳｉｇｎａｌＧｅｎｅｒａｔｏｒ０．０１ｔｏ４０ＧＨｚ）、ＭｏｂｉｌｅＳｕｐｐｌｉｅｓＤＣ，Ａｇｉｌｅｎｔ６６３０９ＤＤｕａｌＯｕｔｐｕｔＣｏｍｍｕｎｉｃａｔｉｏｎｓＤＣＳｏｕｒｃｅ）、示波器（ＡｇｉｌｅｎｔＩｎｆｉｎｉｉＶｉｓｉｏｎＤＳ０７１０４Ａ），频谱分析仪（ＡｇｉｌｅｎｔＥ４４４０Ａ），单双端转换巴伦，同轴电缆若干。４．８．２芯片测试结果１．二分频器测试结果测试结果显示：二分频工作频率范围覆盖０．２３～７．６ＧＨｚ，满足系统要求，当输入为方波信号时低频部分可更低。在１．８Ｖ电源电压下，工作在５ＧＨｚ时总电流为９．５ｍＡ（包括一级四路输出缓冲和二级两路输出缓冲）。：其中二级缓冲器仿真时平均工作电流４．９８ｍＡ，两个一级缓冲器后仿真总电流为３．１４ｍＡ，所以二分频的核心电路工作电流为１．３８ｍＡ。不同频率下二分频器输出波形如图４—３３所示。黼雪髻～砻蜜鞘一善，／■。鬻≮一罐～…．…÷攀．一．一咎√一了瓣鋈觯圉筹｜｜一一一兰；．，．．．一ｉ｜滥ｌ；ｉ．。０童Ｉ～…。一一ｔ，图４—３３二分频器输出波形（ａ）输入５ＧＨｚ信号（ｂ）输入７．５ＧＨｚ信号５７东南大学硕Ｊ‘学位论文当输入为５ＧＨｚ时，分频器的相位噪声为一１２７．８５ｄＢｃ／Ｈｚ＠１ＭＨｚ，如图４—３４所示。需要说ｕ月的是，由于芯片面积及焊盘数目所限，二分频器只输Ⅲ两路芳分信号，冈此无法进行四路输出信号正交相位误差测试。图４—３４二分频器的相传噪声测试｝｜扫线输入信号灵敏度也是分频器一个重要的参数．它表示分频器在不同频点上正常：［作所需的最小输入信号功率。图４．３５为分频器的输入灵敏度曲线测试结果。由图可得当输入信号频率住４．５ＧＨｚ附近时，正常Ｔ作所需的输入功率最小，小丁．４０ｄＢｍ，此点也称二分频器的谐振点，即没有输入信号时二分频器的自谐振频率。当输入信号功率在．１０ｄＢｍ以内时，二分频可正常工作在１—６ＧＨｚ，覆盖系统所需的频段。Ｓｅｎｓｉｔｉｖｉｔｙ恤。邶锄瑚舶勘０１２３４５６，８ｆＧＨｚ图４．３５二分频器输入灵敏度曲线２．可编程分频器测试结果测试结果显示：可编狴分步页器能正常分频的频；簪范罔覆盖】～７．４ＧＨｚ，满足系统要求，当输入为方波信号时低频部分Ｉ＇丁更低。在１．８ｖｌ岜源电压‘卜．，ｒ作在５ＧＨｚ时总电流为１０．３ｍＡ，除去测试ｊ｝ｊ５８第４章应用于ＷＳＮ收发芯片的整数分频器设计的缓冲工作电流，分频器核心电路工作电流约为４．３ｍＡ。瞬态波形：由于电路的输出没有匹配至５０欧姆，所以输出的幅度有点小，但是能看出功能是否正确。当分频比设为２４７８，输入４．９５６ＧＨｚ信号时，可编程分频器的输出波形如图４．３６所示。ｈｇｉｌｅｍＴｅｃｈｎｏｂｏＯｉｅｓ，１１Ｉ：Ｄ叮１０Ｉ！节５Ｉ？眦０旦．皇～．ｊｔ二ｊ．：篓蛰堕．：釜Ｏ毒∥？｛酾玲妒＋？’”茸嚣’懑■≥：钓骑盼划曼址掣ｕ例ｒｅ－－ｒｉ９１直川向辜·｛·：尘萨ｉ６７ｍＶ２０００ＭＦ州啪弛＿耐愤ｕ１睢．”∽荔嚣去＝最太１７ｊｍＶ：．００４ＭＦ２翳丑。。拦蓦Ｖ黼隅ｍ“■．簪·三＿ｒｊ重喘｛：。ｆ睾Ｊ．五ｊ降Ｉｌｌ暑蛹≯一ｊ篙昱々辜—卜■卜—卜图４．３６可编程分频器输出波形（５０欧姆）当输入频率为４．９６ＧＨｚ，分频比设为２４８０，即输出频率为２ＭＨｚ时，分频器的相位噪声为·１；ｓ．９ｄＢｃ／Ｈｚ＠ＩＯＯＫＨｚ，如图４—３７所示。ｔｌ“【习●ｊ一圣＿＿＿曩ｔｌ；纠＿■司【．ＩＩＦｌ曩ｌ亡ｌ畦囊删擂暖ｌＪ：ｌｒＩ鼍嗽疆＿＿曩ｌｌ【．暖叠塌ａ啊翟ｈ……………………“ｌ。一……。＿！Ｍａｒｋｅｒ１．Ｄ刀０日ＤＭＨｚＣａｒｒｉｅｒＰｏＨｅｒ一５．２４ｄＢｒｒ，Ｒｅｆ一７Ｃ４．（１０ｄＢｃ／＂ｌ－ｌｚ１０．００Ｉｑｔｔｅｎ０．０９ｄＢｔ４ｋｒ３１。００《ｊ００ｆＨｌｄｚ一１４ｔ．４３·＿Ｂｃ／ＨｚｄＢ／＾—‘－～一麓皇ｋ～≮二…舌一‘‘…～…、趁、＼“＿、～—卅１１．４ＨｚＶａｌｕｅ１《１０ＨｚＭａｒｋｅｒＦｒｅｑｕｅｎｃｙＯｆｆｓｅｔＴｙｐｅＴｒａｃｅＸＲｘｉｓ９．１ｉＢ图４．３７可编程分频器的相位噪声测试曲线可编程分频器的输入灵敏度曲线如图４－３８所示，该图给出了两种典型分频比下的灵敏度，曲线基本相同，灵敏度随分频比的变化较小。当输入信号大于．１０ｄＢｍ时可满足系统所需的工作频率范围。５９东南大学硕士学位论文Ｓｅｎｓｉｔｉｖ时１００Ｅ∞＂１３皇。１０△Ｃｆ．２０ｏ１２３４５５７８ｆＧＨｚ图４－３８可编程分频器输入灵敏度曲线４．８．３芯片测试小结１．测试中遇到的问题及解决的方法１）芯片输入端阻抗为１００欧姆，未匹配到５０欧姆，存在反射使实际加到电路中的信号功率并没有输入大，因此实际电路的灵敏度要比图４－３５与图４．３８更好一些。２）芯片设计时芯片的输出没有匹配到５０Ｑ，因此测试时得到的信号幅度较小，但是对验证分频器的功能没有影响，且实际可编程分频电路中的输出信号幅度为满摆幅的方波信号，测试只需检验电路功能是否正确。３）为了防止二分频电路与可编程分频器相互产生干扰，测试时当其中一个电路模块在工作时，断开另一个模块的电源，使其停止工作。２．测试总结与改进１）二分频器和可编程分频器均完成了所需频率范围内的分频功能，满足系统要求，并在频率综合器测试时得到了验证。二分频能正常分频的频率范围覆盖０．２３．７．６ＧＨｚ，可编程分频器能正常分频的频率范围覆盖１．７．４ＧＨｚ。２）输出波形上叠加了较大噪声与干扰信号，可能是由于电源及外界噪声及电路问干扰所致。特别是可编程分频器的三个输出缓冲靠较近，电流都比较大，导致相互之间的干扰较严重，影响了输出波形及分频器性能。３）电源与地之间应该多加滤波电容，抑制噪声及干扰信号。４）测试过程中应时刻注意ＥＳＤ保护，防止静电击穿烧毁或损坏芯片。５）各模块之间可考虑使用深阱隔离技术，隔离环最好用单独的电源和地。第５章应用于ＤＶＢ．１ｍ射频调谐器的小数分频器设计第５章应用于ＤＶＢ－Ｔ／Ｈ射频调谐器的小数分频器设计无线通信系统的迅猛发展，使得对频率综合器的要求越来越高，如需要高集成度、高频谱纯净度、快速切换时间、低功耗和高频率解析度等，应用小数分频频率合成技术不失为一个很好的选择。本章介绍了作者基于０．１３岬ＣＭＯＳ工艺设计的应用于ＤＶＢ．Ｔ／Ｈ收发机频率综合器中的小数分频器，其中包括一个分频比为２４－６３可变的整数可编程分频器和一个ＭＡＳＨｌ．１．１结构的吕△调制器设计，并给出了该分频器的后仿真结果，结果表明其功能正确，符合设计要求。５．１小数频率综合器结构用于ＤＶＢ．删收发机的频率综合器的框图如图５．１所示，主要由鉴频鉴相器、电荷泵和环路滤波器、压控振荡器、预分频器和小数分频器组成。其中，频率综合器需提供差分正交的本振信号（由二分频产生），且频率范围需覆盖Ⅵ｛Ｆ（１７４．２３０ＭＨｚ）、ＵＨＦ（４７０．８６２ＭＨｚ）、Ｌ１（１４５４．５．１４８９．５ＭＨｚ）、Ｌ芝（１６７２．５ＭＨｚ）所有频段，这要求ＶＣＯ振荡频率范围较广（本设计需覆盖９００．３５００ＭＨｚ）。为了实现大的输出频率范围，采用两个ＶＣＯ来实现，分别工作在较高频段（Ｖｃｏ．Ｈ）和较低频段霉ｖｃｏＬ），其中ＶＣＯＨ经分频产生Ｌ波段的载波，ＶＣＯＬ经不同分频产生Ⅵ｛Ｆ和ＵＨＦ波段的鬟波。为了降低小数分频器的输入频率范围，当ＶＣＯＨ工作时，将环路内的预分频器分频比设为４，而当ＶＣＯＬ工作时，其分频比设为２。Ｆ６图５．１小数频率综合器结构框图系统中，Ｌ波段的信道间隔为５ＭＨｚ，ＶＨＦ波段的信道间隔为７ＭＨｚ，而ＵＨＦ波段的信道间隔为６－８ＭＨｚ。，若频率综合器的参考时钟频率设为１６ＭＨｚ，频率分辨率达到１ＫＨｚ，则需要小数分频器的分频ｔ匕精确度达到（ＩＫ／１６Ｍ）／４＝１．５６Ｘ１０一，对于采用累加器结构Ｙ＿，－Ａ调制器实现的小数分频器，其分频比最小步进为１／２”（刀为累加器位数），因此至少需要采用１６位加法器来达到１ＫＨｚ的精度。６１东南大学硕士学位论文本次设计中与小数分频器设计有关的参数如表５．１所示。小数分频器分频比范围为２９．５４。表５－ｌ小数分频器设计相关参数．工作频带信道间隔环路外中频ＶＣＯ输出预分小数分频比范围（ＭＩａｚ）（ＭＨｚ）分频比（ＭＨｚ）（ＭＨｚ）频比１７４－２３０７６４．５７１０１６．５８．１３５２．５８２３１．７６８１２５．４２．２６８１２５ＶＨＦ１７７．５．２２６．５’７６４．５７１０３７．５８．１３３１．５８２３２．４２４３７５．４１．６１１８７５４７３．８５７６２４．５７９３６．８６ｌ７０４．８６２２９．２７６８７５．５３．２７６８７５４７３．５．８５８．５７２４．５７９３７．８６．１７０７．８６２２９．３０８１２５．５３．３７０６２５ＵＨＦ４７０．８６２８＋２４．５７９３０．８６．１７１４．８６２２９．０８９３７５．５３．６３９３７５４７４．８５８８２４．５７９３８．８６．１７０６．８６２２９．３３９３７５．５３．３３９３７５Ｌ１１４５４．５．１４８９．５５２４．５７２８９９．８６—２９６９．８６４４５．３１０３１２５—４６．４０４０６２５Ｌ２１６７２．５５２４．５７３３３５．８６４５２．１２２８１２５５．２小数分频器结构本次设计的小数分频器结构如图５．２所示。电路由ＭＡＳＨ结构的Ｄ△调制器、加法器、４／５双模分频器、脉冲计数器和吞咽计数器组成。其中４／５双模分频器、脉冲计数器和吞咽计数器组成了一个分频范围为２４－６３的整数可编程分频器，为了确保分频比精度，将∑．△调制器的输入Ｋ设为２４ｂｉｔ。娶△调制器的３ｂｉｔ的输出信号与分频比控制码Ⅳ（整数部分，为６ｂｉｔ）相加后控制脉冲计数器和吞咽计数器的模值，其中最高（ＭｓＢ）的四位控制Ｐ，最低（ＬＳＢ）四位控制Ｓ，从而使整数可编程分频器的瞬态分频比随着变化。由前面章节给出的ＭＡＳＨ结构∑．△调制器原理，可知对于２４ｂｉｔ累加器组成的吕△调制器，其３ｂｉｔ输出信号的平均值为Ｋ／２２４，和整数分频比控制码Ⅳ相加后，其平均值Ｍ为Ｎ＋（Ｋ／２Ｎ，即Ｍ＝４．Ｐ＋Ｓ＝Ｎ＋（Ｋ／２弘），而４．Ｐ＋Ｓ刚好为整数分频器的分频比表达式，因此可得，整数分频器的瞬时分频比平均值为Ⅳ＋（Ｋ／２≯），即实现了期望的小数分频。‘脉冲计数器双模分频器控制码Ⅳ（整数）图５－２小数分频器电路结构６２第５章应用于ＤＶＢ－Ｔ／Ｈ射频调谐器的小数分频器设计５．３整数可编程分频电路小数分频器中的整数可编程分频部分包括４／５双模分频器、脉冲计数器和吞咽计数器三部分，结构与工作原理与前一章的可编程分频器相同。工作过程为：ｌ，设双模分频器模值控制信号ＭＣ初始为低电平，此时双模分频器为５分频，可编程计数器开始计数：２，当吞咽计数器数完Ｓ个状态后，停止计数，ＭＣ变为高电平，双模分频器为４分频；３，当脉冲计数器数完Ｐ个状态后，通过复位信号ＲＳＴ将吞咽计数器的状态复位，ＭＣ重新变为低电平，完成一个周期的操作。４，重复以上过程。所以其分频比为４．尸＋Ｓ。４／５双模分频器电路结构如图５．３所示，由于其在系统中的工作频率范围为４５０ＭＨｚ—ｌＧＨｚ左右，不是太高，其中的触发器结构可采用Ｙｕａｎ／Ｓｖｅｎｓｓｏｎ型来设计，触发器结构如图４一１０所示，具体分析及设计可参考第四章。…ＭＣ－－一０，可：…ＭＣ＝一Ｉ一，蔓：图５．３４／５双模分频器电路囊脉冲计数器和吞咽计数器均采用半定制流程设计，节省了设计周期，提高了效率。船－５．４∑一△调制器设计本次设计中吕△调制器采用ＭＡＳＨｌ．１．１结构实现，电路结构如图５－４所示，其有着结构简单，无条件稳定，可引入流水线方式实现高速低功耗操作等优点。与图３．２５所示的ＭＡＳＨＩ．１．１结构基本相同，但在其基础上做了一些改进。图５－４ＭＡＳＨｌ．１．１调制器电路结构６３东南大学硕士学位论文１）一阶调制器的设计由前面的分析，可以知道，小数频率综合器的杂散是由于周期性的分频比造成的，而分频器的分频比变化是由Ｄ△调制器的输出序列决定的，所以当∑．△调制器的输出序列周期越短时，分频比序列周期越短，导致杂散增大。所以我们应尽量增大吕△调制器的输出序列周期。增大Ｄ△调制器的输出序列周期的方法由如下几种方式：第一种方法是加随机抖动（Ｄｉｔｈｅｒｉｎｇ），随机化调制器的输出序列，但是此方案会增加频率综合器的带内噪声。第二种方法是采用质数（只能被１和自身整除）量化模值的调制器，此方法能确保得到一个较长的序列周期㈣１。第三种方法为引入奇数初始条件，．使调制器的初始值（经∥归一化后）为一个无理数晦¨。此外，文献【６２】提出了一种既不需要加抖动，也不需要设初始条件的一种方案。它是在传统的累加器型一阶调制器做了改进，将累加器的进位输出信号乘以一个系数ａ后，在下一个时钟将其反馈到其输入端，此结构被称为ＨＫ型一阶调制器，其结构的模型如图５．５所示。需要说明的是，以上四种方法仅对ＭＡＳＨ结构的第一级一阶调制器做相应处理，因为第一级调制器决定了分频器的小数分频比。图５．５ＨＫ型一阶调制器模型另外，为了进一步增大调制器的输出序列，文献［６３１在ＨＫ调制器的基础上做了进一步改进，它将每一级调制器都改成ＨＫ调制器的结构，并使各级调制器的量化模值互为质数，此方案与只在第一级采用ＨＫ调制器相比能达到更大的输出序列周期。关于以上几种增大输出序列周期的方案（不包括加随机抖动方案），设ＭＡＳＨｌ．１．１调制器为Ⅳ位，则各自的最小及最大输出序列周期对比如表５．２所示表５－２几种增大输出序列周期方案对比方案最小序列周期长度最大序列周期长度未采取任何措施２２Ⅳ质数量化模值２Ⅳ一ａ（＜２Ⅳ的最大质数）２。ｖ—ａ奇数初始条件２‘Ⅳ＋１２Ⅳ¨仅第一级为ＨＫ调制器（ａ）≈２３Ⅳ≈２３Ⅳ三级均采用ＨＫ调制器（ａｌ，ａ２，ａ３）（２Ⅳ＿ａ１）·（２Ｎ－ａ２）－（２Ⅳ－ａ３）（２Ⅳ·ａ１）·（２Ｎａ２）·（２Ⅳ．ａ３）根据表５—２及文献【６３】的分析，最后一种方案的输出序列是最大的，因此，为了最大化输出序列第５章应用于ＤＶＢ．１ｍ射频调谐器的小数分频器设计周期，降低杂散，本设计采用了此结构的调制器。设图５－４中的三个一阶调制器的反馈系数ａ分别为ａｌ，ａ２和ａ３，对于Ⅳ位的累加器，若（２‘Ⅳ－ａＯ，（２Ⅳ－ａ２）和（２Ⅳ－ａ３）两两互为质数（即最大公约数为１），则ＭＡＳＨｌ－１．１调制器的最大输出序列周期为（２。Ⅳ－ａ１）．（２‘Ⅳ－ａ２）．（２Ⅳ－ａ３）。因此，我们只要找到一组合适ａ１、ａ２和ａ３，便可使调制器的输出序列周期最大化。表５。３中给出了几组符合上述条件的Ⅳ位ＭＡＳＨｌ。１．１调制器ａ值（Ｎ＝５～２５）。表５—３Ⅳ位ＭＡＳＨｌ．１．１调制器各级反馈系数ａ的取值调制器位数Ｎ（ｂｉｔ）５，７，１３，１７，１９ａｌｌ３ａ２０Ｏ０Ｏａ３３１６，９，ｌＯ，１２，１４，２０，２２，２４８，１８，２５１１，２１５９ｌｌｌｌ１６．２３１５１５１９ＯＯ由上表，当Ⅳ为２４时，ａ１，ａ２，ａ３可分别为３，０，１。由于当ａ为０时，相当于没有反馈，一阶调制器即为～个２４ｂｉｔ累加器。当ａ为３或１时，其数字实现电路如图５－６所示。需要说明的是，若采用此方案扩大序列周期，对于输入为Ｋ的２４位调制器，其输出的平均值（分频比小数部分）为Ｋ／（２２４一ａＯ。（ａ）【ｂ）图５－６一阶调制器的数字实现电路（ａ）ａ＝ｌ（ｂ）ａ＝３２）误差消除电路设计对于ＭＡＳＨｌ．１．１调制器，为了使前两级一阶调制器的量化噪声完全抵消，实现噪声传输函数为３阶高通滤波函数，误差消除电路所要达到的功能函数如下：ｙｆｉ】＝Ｃｌ【ｆ】＋Ｃ２【ｆ】一Ｃ２【ｆ一１】＋ｃ３【司一２Ｃ３【ｆ—Ｈ＋Ｃ３［ｉ－２】（５．１）其中Ｃ“ｆ】为第ｋ级一阶调制器的进位输出（ｋ＝ｌ，２，３）。为了实现上述功能，可进行如下分析：首先，ＣＪ卜ｌ】Ｃｋ［ｉ－ｌ】可由Ｃ“ｆ】经过一位寄存器（即触发器）获得。其次可将上述式（５．１）分为三部分，并分别进行计算。设４２：ｏ】＝ｃ３［／１—２Ｃ３【ｆ—ｌ】＋ｃ３【ｆ一２】，Ｂ【２：ｏ】＝ｃ：明一Ｃ２【，一ｌ】，则有Ⅱ２：０】＿Ａ［２：ｏ】＋研２：ｏ】＋ｃ。［，】。经真值表分析及逻辑化简，可以得到以下关系：Ａ［２】２（（一Ｃ３【ｉ】））＆Ｃ３［ｉ·ｌ】）Ｉ（Ｃ３［ｉ】＆Ｃ３［ｉ－ｌ】＆（弋Ｃ３【ｉ－２】）））；６５（５．２）东南大学硕士学位论文Ａ［Ｉ】－“弋Ｃ３刚））＆Ｃ３［ｉ－ｌ】）Ｉ（Ｃ３【ｉ】＆（Ｃ３［ｉ－ｌ】＾Ｃ３【ｉ－２】））；Ａ［０】２Ｃ３［ｉ】＾Ｃ３［ｉ－２】；Ｂ［２】。（～Ｃ２［ｉ】）＆Ｃ２［ｉ－１】；Ｂ［１】＝（－－４２２［ｉ］）＆Ｃ２［ｉ—ｌ】；Ｂ［０】＝Ｃ２［ｉ】＾Ｃ２［ｉ－Ｉ】；（５．３）（５．４）（５．５）（５．６）（５．７）于是，由以上几组表达式转化为相应的组合逻辑电路，便可得到Ａ和Ｂ值，最后，用一个带进位输入端的３位加法器实现ｙ［２：ｏ】＝Ａ［２：Ｏ】＋Ｂ［２：ｏ】＋ｃ，【力，其中Ｃ，【ｆ】作为其进位输入信号。ＭＡＳＨｌ一ｌ—ｌ调制器的３－ｂｉｔ输出ｅ１２：ｏ】与其所代表的十进制数值如表５４所示。表５．４调制器的３－ｂｉｔ输出ｙ［２：０】及对应的十进制数ｙ［２：０】１０１１１０ｌｌｌ．１０００００１０ｌＯ０１１ｌ２１００４所代表的十进制输出．３．２０３３）高速累加器设计由前面分析可知，一阶调制器的核心是累加器，在图５４中，各个累加器的输入到其进位输出之间有比较长的延时路径，导致其进位输出不可能同时发生变化，甚至会产生毛刺，这些毛刺会被误差抵消电路捕获，从而产生错误的结果。因此为了解决此问题，可采用三个Ｄ触发器（１位寄存器）进行同步，且消除了毛刺。累加器由一个加法器和将输出返回到输入的寄存器组成。不考虑其它因素，一个２４位的加法器是很容易实现的，如采用２４个级联结构的一位全加器即可完成，但此方案的延时非常大，这会大大降低加法器的工作频率。为了提高速度，本设计中的２４位加法器由６级４ｂｉｔ超前进位加法器（ｃａｒｒｙ．１００ｋ．ａｈｅａｄ．，ＣＬＡ）级联而成ｆ６４１，结构如图５．７所示。典型的ＣＬＡ加法器实现分三个阶段，首先计算进位产生信号蜀，进位传递信号ＰＪ及半加位‘，然后利用蜀和Ｂ产生进位输出ｃｆ＋ｌ，最后产生加法输出。若加法器的两个加数为‘和乃，进位输入信号为Ｇ，则逻辑表达式为＆＝丐·咒，只＝五＋只，‘＝毛。咒ｑ＝岛＋易‘ｑ墨＝ｆｊ０ｃｊ（５．８）（５．９）（５．１０）相对与其它种类加法器结构，ＣＬＡ加法器的延时是非常小的，因为其没有级联进位链，但是其所用的器件数目随着位数的增加呈指数增长，２４ｂｉｔ的ＣＬＡ加法器结构太复杂，很少使用。同时，为了解决使用级联结构带来的进位链延时问题，可采用流水线工作方式，如图５．７所示，每相邻两级ＣＬＡ之间插入了一个一位寄存器，切断了进位链。于是，整个２４ｂｉｔ加法器的延时由一个４ｂｉｔ的ＣＬＡ加法器决定。第５章应用于ＤＶＢ．Ｔ／Ｈ射频调谐器的小数分频器设计ｓ［１９：１６】Ｘ【Ｙ【图５．７６级４．ｂｉｔＣＬＡ加法器级联组成的流水线型２４－ｂｉｔ加法器ｓ【３：Ｏ】为了实现正确功能的流水线加法器，还需要引入额外的一些寄存器。在ＣＬＡ加法器的输入端需插入寄存器使输入数据信号的到达时间与对应的进位信号同步，同时，各加法器的输出也需插寄存器重新调整时序，来补偿前面产生的时序差。为了更好的说明流水线累加器工作原理，来看一个简ｊ单由三个１－ｂｉｔ累加器级联而成的流水线型３－ｂｉｔ累加器，其完整的结构如图５－８所示。蔻茗ｓ［２】雾ｓ［１】ｓ【０】图５．８流水线型３－ｂｉｔ累加器当流水线型的累加器应用于小数频率综合器中的Ｙ＿，－Ａ调制器时，由于Ｂ△调制器的输入往往为一个常数，工作过程中不需要发生变化，所以在加法器输入端用于调整时序的寄存器可全部去除，以减少电路功耗与面积。６７东南大学硕士学位论文５．５２／４分频器设计本次设计中，２／４分频器采用全定制方法设计，它在锁相环路中直接与ＶＣＯ相连，降低Ｔｄ，数分频器的输入频率范围，当ＶＣＯ—Ｈ工作时，环路内的预分频器分频比为４，而当ＶＣＯＬ工作时，其分频比为２。其中４分频采用两级二分频级联的方式构成，后一级二分频器与ＶＣｏ＿Ｌ连接的二分频器结构相同。由于２／４分频器的工作频率最高为４ＧＨｚ左右，为了降低功耗，可使用ＴＳＰＣ型触发器来实现先介绍Ｙｕａｎ／Ｓｖｅｎｓｓｏｎ型触发器之外的另一种ＴＳＰＣ型触发器－Ｏｇｕｅｙ／Ｖｉｔｔｏｚ型Ｄ触发器Ｏｇｕｅｙ／Ｖｉｔｔｏｚ型触发器是Ｈ．Ｏｇｕｅｙ和Ｅ．Ｖｉｔｔｏｚ在１９７３年提出的【６５１，此结构与Ｙｕａｎ／Ｓｖｅｎｓｓｏｎ型Ｄ触发器很类似；只是改变了一下信号流路径，将时钟管移到靠近电源或地端，如图５－９（ａ）所示。来分析一下其工作工程：当时钟上升沿输入数据为低电平时：ＣＬＫ＝０，Ｄ＝Ｉ，Ａ２＝０，ＢＩ＝１，Ｂ２＝Ｘ，ＣＩ＝Ｘ，Ｃ２＝Ｘ，Ｑ＝ＸＣＬＫ＝０，Ｄ＝０，Ａ２＝ｌ，ＢＩ＝Ｉ，Ｂ２＝ｌ，ＣＩ＝Ｘ，Ｃ２＝Ｘ，Ｑ＝ＸＣＬＫ＝Ｉ，Ｄ＝０，Ａ２＝Ｉ，Ｂ１＝０，Ｂ２＝０，Ｃ１－－１，Ｃ２＝０，Ｑ＝ｏＣＬＫ＝Ｉ，Ｄ＝１，Ａ２＝０，Ｂ１＝Ｏ，Ｂ２＝０，ＣＩ＝Ｉ，Ｃ２＝０，Ｑ－－Ｏ当时钟上升沿输入数据为高电平时：ＣＬＫ＝０，Ｄ＝０，Ａ２＝ｌ，ＢＩ＝Ｉ，Ｂ２＝ｌ，ＣＩ＝Ｘ，Ｃ２＝Ｘ，Ｑ＝ＸＣＬＫ＝０，Ｄ＝Ｉ，Ａ２＝０，ＢＩ＝Ｉ，Ｂ２＝Ｉ，ＣＩ＝Ｘ，Ｃ２－－Ｘ，Ｑ＝ＸＣＬＫ＝Ｉ，Ｄ＝Ｉ，Ａ２＝０，ＢＩ＝Ｉ，Ｂ２＝０，ＣＩ＝０，Ｃ２＝０，Ｑ＝ＩＣＬＫ＝Ｉ，１３＝０，Ａ２＝０，Ｂ１＝１，Ｂ２＝０，ＣＩ＝０，Ｃ２＝０，Ｑ＝Ｉ因此可得只在时钟的上升沿，触发器将数据Ｄ传送到输出Ｑ端，否则输出保持不变。图５－９（ａ）Ｏｇｕｅｙ／Ｖｉｔｔｏｚ型触发器（ｂ）毛刺抑制结构经仿真，Ｏｇｕｅｙ／Ｖｉｔｔｏｚ型触发器的工作速率要快于Ｙｕａｎ／Ｓｖｅｎｓｓｏｎ型Ｄ触发器，在０．１８岬ＣＭＯＳ工艺下工作频率可达５ＧＨｚ左右。此电路的最大缺点是存在的电荷共享效应可能会导致功能出错。当时钟上升沿输入数据为高电平时，节点Ａ２下降到地电位ＧＮＤ。当时钟为高电平时，输入数据又变为低电平，节点Ａｌ原来存储的电荷将与Ａ２发生电荷共享。因此，节点Ａ２的电压值将会上升，６８第５章应用于ＤＶＢ．１Ⅲ射频调谐器的小数分频器设计可能会导致Ｍ２管导通，Ｂ１开始漏电，若时钟高电平时间够长，节点Ｃ将放电直至低电平，输出Ｑ变为低电平，产生错误的逻辑功能。所以，Ｏｇｕｅｙ／Ｖｉｔｔｏｚ型触发器在频率下降到一定值时便不能正常．工作。为了解决这一问题，可在节点Ａ１出并联一个ＮＭＯＳ管Ｍ４到地，栅极由时钟ＣＬＫ控制。这样，当ＣＬＫ为高时，节点Ａｌ的电荷便通过Ｍ４释放到地，防止Ｍ２管导通。经仿真，经过这一改善，此电路正常工作频率可以达到更低，但同时也稍增大了时钟信号的负载。此外，Ｏｇｕｅｙ／Ｖｉｔｔｏｚ型触发器和Ｙｕａｎ／Ｓｖｅｎｓｓｏｎ型触发器一样存在着毛刺问题。当Ｄ为０时，ＣＬＫ上升沿，Ｂ１放电需要一定时间，导致在Ｃｌ端出现毛刺。为了解决Ｏｇｕｅｙ／Ｖｉｔｔｏｚ型触发器的毛刺，同时又不增大时钟信号的负载，文献［６６】提出了一种电路结构。电路如图５－９（ｂ）所示，在第三级加了一个ＮＭＯＳ管Ｍ４，栅极由输入数据Ｄ控制。当时钟ＣＬＫ为高电平时，输入数据Ｄ为低电平时，Ｍ４是断开的，所以ｃ１不会释放电荷导致电压下降，抑制了毛刺。但是由参考文献【６７】可知，此结构的抖动（Ｊｉｔｔｅｒ）性能较差，没有Ｏｇｕｅｙ／Ｖｉｔｔｏｚ型触发器好。‘结合上述分析，并综合工作速率和抖动性能考虑，与本设计中与ＶＣＯＨ相连的二分频采用Ｏｇｕｅｙ／Ｖｉｔｔｏｚ型ＴＳＰＣ触发器实现，与ＶＣＯＬ相连的二分频采用Ｙｕａｎ／Ｓｖｅｎｓｓｏｎ型触发器实现。本设计中采用的２分频电路及ＭＯＳ管尺寸如图５．１０所示，各尺寸的单位为删岬。（ａ）（ｂ）图５．１０本文采用的２分频器电路（ａ）与ＶＣＱＬ相连（ｂ）与ＶＣＯ—Ｈ相连５．６分频器电路仿真结果５．６．１２饵分频器由上文可知，２／４分频器主要由两个不同电路结构的二分频组成，下面将对这两种二分频器分别进行仿真。对于如图５－ｌＯ（ｂ）所示的二分频器（由于工作频率高，即为Ｄｉｖ２一Ｈ），前仿真结果显示：在１．２Ｖ电源电压下，二分频电路消耗的电流约为１５０“Ａ，此数值会随着输入信号频率与上升下降沿的变化而小幅变化。当输入信号幅度为０．３Ｖ时，其正常工作频率范围覆盖Ｉ－６．５ＧＨｚ，当输入信号频率为４ＧＨｚ，幅度为０．３Ｖ时，二分频器电路输出波形如图５—１ｌ所示。６９东南大学硕士学位论文￡７》耋Ｂｏｏ．Ｅｏ粤需．㈣蚰置７５图５－ｌｌ二分频器Ｄｉｖ２＿Ｈ输出波形对于如图５．１０（ａ）所示的二分频器（由于工作频率较低，即为Ｄｉｖ２一Ｌ），前仿真结果显示ｊ在１．２Ｖ电源电压下，二分频电路消耗的电流约为１０５ＲＡ。当输入信号幅度为０．３Ｖ时，其正常工作频率范围覆盖０．８．５．５ＧＨｚ，．当输入信号频率为４ＧＨｚ，幅度为０．３Ｖ时，二分频器电路输出波形如图５．１２所示。鼬ｃ搿图５．１２二分频器Ｄｉｖ２Ｌ输出波形５．６．２４／５双模分频器由图５．１所示的小数频率综合器系统框图，可得４／５双模分频接在２／４分频器的后面，需要满足的工作频率范围为４５０ＭＨｚ－ｌＧＨｚ左右。采用的电路结构如图５．３所示。仿真结果显示，箕工作频率覆盖０．４－２ＧＨｚ，在１．２Ｖ电源电压下，工作电流约为２７０ｐＡ，图５．１３与图５．１４分别给出其在４分频和５分频模式下的输出波形，其中输入信号频率均为１ＧＨｚ。八｝１ｌ｛＂ＴＣＹＵｆｆ１ｌｌｌｆｎｌｌ＇；门～ｏ－ｑ；．ｎＩｆ－３ｆＦ｛ｌｌｆ一１ｉ｛｝ｆｆ；ｆｌ｛ｉｆｊｌ—｛ｌ》ｌｊ图５．１３４／５分频器输出波形（４分频模式）７０第５章应用于ＤＶＢ．Ｔ／Ｈ射频调谐器的小数分频器设计霜骊｛『ｊ嚣”ｒ】且瑚——————］———。１一｜ｌｌ｛¨Ｉ…一｝Ｉ１１ｕ寸———一２５ｊＬ—，—．—ｒ——．——，———，——，——１——，———．—．，——，——１——，，——，——，——．—１一州。．．．．．．．．，．．．．．．．．．．．ＪＬ１图５．１４４／５分频器输出波形（５分频模式）５．６．３∑．△调制器由于∑．△调制器是实现小数分频的关键，其性能直接决定了整个小数分频器的好坏。对∑．△调制器的仿真如下：当调制器的输入Ｋ分别为８３８８６０５，ｌｆ７７００００，１６７７０（即分频比的小数部分阼分别接近０．５，１，０）时，调制器的输出序列如图５—１５所示，其中ｃｌｋ为娶△调制器的时钟（系统中由整数可编程分频器的输出供给），ｏｕｔ为∑．△调制器的输出序列。Ｋｆ：照曩隧黻黼疆滋燃黻糊燃溅黼瓣蹴黼掰麓蓬燃黼糍黼强熬燃ｌ‘ｃＩｏｕｔｔ鐾酒塑避遵翼霆霆嚣藿藿豳翟莲霆邂泣藿蕊鍪錾豳ｌ翰巍翔髓瞳—瞄■翻瞳叠裔ｌ翱魄翟嘲盔杰盛窿盈耐雹匿叠衄盔恤蟹嘲曩—盈ｌ誓翻隧嬲豳蕾墨鞠盔翻譬盔础叠嘲蹈毫翻翻翻翻瞄奠豳跪翻瞄盔翟墨隧戤ｆ瓣疆爆温滢蘧馐澄灞滋隧氍灞澄澄溺隧唾礓灌滢疆灌鎏澄愿瓣嗳凌滋灌溜隧澄馐殛曜磁滋秘蹬ｆ（ａ），７＝Ｏ．４９９９９９９９ｌ＝０．５７。ｊ篆ｉ露写嚣露虢＿：：Ｉ：；………．，，…Ｓ’。：－？。ＩＸ．－委溪瑟薹罴强；瑟■，麓ｊ＿毫｜ｉ－ｉ≯＿：：、。：。囊ｊ一：¨≯羞爹、娄，警篙舞“二；。：“＝管．≥。，“；≯≥等’：？＝’≯警‘等等？孑Ｉ絮：叠嚣．。≮ｏ嚣：＝篙：＝暑竺竺篁∞≮ｊ＝＿／曩ｊ｜’；ｊｊ－．·一～：∑蔓三芝：：曼置：三篓磊！ｉｉ量：一曼：！兰兰ｊ？‘≯ｊ·～：：。蠹？芝二≥囊；董。ｒ曼■羞一－：！ｉ二：：乏三三一：：Ｉ＝一■：』‘！～一譬，ｆ。一１．ｒＣ‘，？－ｆｒ…，’，７／ｊ一＝、图５．１５∑．△调制器输出序列将上图∑一△调制器的输出序列的前１０个时钟周期数分别相加，可得，图５．１５（ａ）：０＋３—３＋３＋Ｉ＋０—２＋４－２＋１＝５，每周期增加的平均值为５＋１０＝０．５；图５．１５（ｂ）：３＋ｌ＋０＋ｌ＋１＋Ｏ＋２＋１＋３—２＝１０，每周期增加的平均值为５＋１０＝１；图５．１５（Ｃ）：－２＋２－１＋１—１＋１－１＋０＋１—１＝１０，每周期增加的平均值为５＋１０＝０．１：以上可以看出其累加的平均值接近或等于所设定的小数分频比，为了增大累加时钟周期来验证，我们使用Ｍｏｄｅｌｓｉｍ和Ｍａｔｌａｂ软件进行联合仿真，对于图５．１５（ａ），将其输出序列做输送给Ｍａｔｌａｂ相对时钟做累加（相当于积分）运算，可得其累加值和时钟周期数的关系如图５一１６所示，可见累加值随着周期的增加而线性增加，其斜率为ｏ．５（即（１００００．５０００）÷（７０００．４５００）＝ｏ．５），即平均每个周期增加０．５，实现了分频比小数部分为Ｏ．５的功能。可见只要时钟周期数够长，其平均值与所设定的小数分频比间的误差便可忽略不计。关于其理论的详细证明及推导可参考文献［６１］。７ｌ东南大学硕ｌ：学位论文砖∞加∞诣∞∞∞弱∞５０００Ｉ５０００５５００６０００６５００７０００７５００８０００８５００９０００９５００１００００图５一１６∑．Ａ调制器输出序列累加值和周期数的关系５．６．４小数分频器整个小数分频器代码级仿真结果如图５．１７所示，图中Ｋ为调制输入，Ⅳ为分频比整数部分值，ｃｌｋ为小数分频器输入时钟，ｏｕｔ为分频器输出，Ｍ为瞬时分频比，Ｃ为内部的计数器值，由图可见分频器的分频比随着Ｍ值不断变化，由于Ⅳ没为２９，所以其分频比会在２６—３３之间变化。。引ＣＫＮｃｌｋＯＵｌＭＣ图５．１７小数分频器仿真结果由于小数分频器中的双模分频器１７＿Ｊ－．作频率较高，采用全定制的设计方法实现，而∑一△调制器的１ｉ作频率较低，为了节省设计时问，则采用半定制方法实现。为了进一步验证小数分频器的功能，我们利用Ｃａｄｅｎｃｅ软什卜．的Ｓｐｅｃｔｒｅ．Ｖｅｒｉｌｏｇ对整个小数分频器进行前仿真，其中，∑．△调制器使用Ｖｅｒｉｌｏｇ语言进行描述，而双模分频器则用其电路原理图表示。当分步贞比设为３１．５，输入时钟频率为１ＧＨｚ时，分频器输出信号的频谱如图５．１８所示，平均频率为３１．７５ＭＨｚ，实现了所需功能。图５．】８小数分频器输出信号的频谱７２第５章应用于ＤＶＢ．ＴⅢ射频调谐器的小数分频器设计５．７分频器版图及后仿真５．７．１２／４分频器由于本设计中的２／４分频器未采用差分结构，工作频率相对较低，所用管子数目少，结构比较简单，因此设计难度不大。图５—１９（ａ）和（ｂ）分别为较低频工作的二分频器（Ｄｉｖ２一Ｌ）与较高频工作的二分频器（Ｄｉｖ２一Ｈ）版图，每个版图面积约为１０ｘ１０１．ｔｍ２。’（ａ）Ｄｉｖ２一Ｌ图５．１９二分频器版图（ｂ）Ｄｉｖ２一Ｈ二分频器的后仿真结果显示：对于Ｄｉｖ２Ｈ，当输入信号幅度大于０．２Ｖ时，正常工作频率范围霎孓满足系统要求的２．５．３．５ＧＨｚ。当输入信号幅度变大，工艺角在１．２Ｖ电源电压下，ＴＴ工艺角，输入幅度为０．２Ｖ的５ＧＨｚ钔吼吼艺裁可舰懈黼黧～均澍波髓腓脚盖，蜃如．一Ｚ整蛩ｆ５舱缈伽舷熹｜；肺乙大移，容易看出其分频功能正确。此外，工作电流约为１５２０Ａ。；／ｒ１厂厂ｌ‘上ｊ；ｉｈ一——ｊｆｆｌ：．，、，立一？｛Ｉ』一。＿…∥｜≮∥，、＼ｊＩ＼／ｌ＼／、、ｉ／一＼｜／一＼严。＼７弋、，／＼、一７／＼一／、～／８．０７１５ｎａ１２．５９３ｖ８．４７４４ｎ。．ｔ２，５９３１ｖ＇ｎｅ．ｍ。）ｄＭｌｄＶ４０２．９Ｅ，ｌａ￥７８．９６６ｕＶ口１９６Ｅ１５图５．２０二分频器后仿真输出波形（Ｄｉｖ２Ｈ）对于Ｄｉｖ２．Ｌ，当输入信号幅度大于０．３Ｖ时，正常工作频率范围在所有工艺角情况下均覆盖０．７５—３ＧＨｚ，满足系统要求的０．８．２ＧＨｚ。ＴＴ工艺角时，当输入幅度为０．３Ｖ的４．５ＧＨｚ信号，可得其输出波形如图５－２ｌ所示，容易看出其分频功能正确。电路工作电流约为１０７ｐ．Ａ。东南人学硕士学位论文ｔ一一＿＾￡ｌ一迸ｔ，｝ｌｌ，；。Ｉ～ｆ』ｆ，ｌ．；；’，．·．…．阁５—２１１．．分频器后仿真输出波形ｒＤｉｖ２Ｌ）５．７．２４／５双模分频器４／５双模分频器电路结构如图５．３所示，其中的触发器结构呵采用Ｙｕａｎ／Ｓｖｅｎｓｓｏｎ型。如图５．２２所示为４／５双模分频器的版图。版图面积约为３０×２０９ｉｎ２。图５．２２４／５双模分频器的版图由于４／５分步贞器的输入信号是２／４分频器的输出，为一个满摆幅的方波信号，因此不存在灵敏度问题。后仿真结果显示：在】．２Ｖ电源电压下，其正常：ｆ＿作频率范同住所有．Ｉ：艺角情况下均覆盖０．４—２ＧＨｚ（对输入信号的上升下降沿有一定要求），高频端远满足系统要求。电路Ｔ作电流约为２００衅。当输入频率为ＩＧＨｚ的近似方波信号时，其住４分频和５分步贞模式卜．的输出波形分别如Ｉ刳５．２３与图５．２４所示：、图５．２３４／５分频器后仿真输出波形（４分频）７４第５章应用于ＤＶＢ－Ｔｍ射频调谐器的小数分频器设计图５—２４４／５分频器后仿真输出波形（４分频）５．７．３小数分频器小数分频器中的∑－△调制器与可编程计数器均采用半定制方法设计，自动布局布线后的版图如图５－２５（ａ）所示，版图面积为２１０ｘ２１０９ｍ２图５．２５（ａ）∑一△调制器及可编程计数器版图（ｂ）整体小数分频器版图整体小数分频器的版图如图５－２５（ｂ）所示，面积为６７５ｘ４７５１ａｍ２（包括焊盘）。后仿真结果：为了仿真的方便，将小数分频器中的双模分频器采用Ｖｅｆｉｌｏｇ语言描述代替。可编程计数器和∑．△调制器的电路网表由自动布局布线工具得到，仿真时需将连线延时及标准单元延时反标到相应模块。小数分频器在分频比设为２９．５时的后仿真结果如图５—２６所示。■■■●●—●■■—圈咖墨墨霜盈蓄墨墨昌旧，ＪＫ◆ｃｌｋ◆１．．．。．一Ｎ◆Ｍ◆０Ｕｔ．｝图５．２６小数分频器后仿真７５东南大学硕士学位论文由图可得，小数分频器的分频比随着肘值不断变化，由于采用３阶的∑．△调制器，所以其范围为２６．３３。将图中的所有２８个时钟周期上的Ｍ值进行累加如下：２６＋３２＋３０＋２９＋２７十３３＋２６＋３２＋３０＋２９＋２７＋３３＋２６＋３２＋３０＋２８＋２９＋３２＋２７＋３０＋３０＋３１＋２６＋３３＋２８＋２９＋２９＋３ｌ＝８２５可求得其平均值为８２５＋２８＝２９．４６，只要用于累加的时钟周期够长，其平均值就会越接近期望的２９．５。仿真结果显示：在１．２Ｖ电源电压下，小数分频器电路各个模块消耗的电流总和约为１．５ｍＡ，符合设计要求。本文设计的Ｄ△调制小数分频器及２／４分频器已通过多项目晶圆（ＭＰＷ）采用ＳＭＩＣＣＭＯＳ工艺实现制造，待测试。Ｏ．１３ｕｒｎ７６第６章总结第６章总结分频器是频率综合器的关键部件，它是频综能提供多个高精度频率信号的关键与前提。通信过程中各个信道之间的切换都要靠改变分频器的分频比来实现。所以对频率综合器中分频器的研究、设计与实现有比较高的现实意义和工程应用价值，同时也能够提高自身的ＩＣ设计水平。本文主要对频率综合器中的整数和小数分频器的原理和结构进行了系统的分析和研究，并在两个合作项目的资助下，采用混合集成电路设计方法，设计实现了应用于ＷＳＮ的ＰＬＬ频率综合器中的整数分频器和应用于ＤＶＢ－Ｔ／Ｈ标准的ＰＬＬ频率综合器中小数分频器，分别通过ＴＳＭＣＣＭＯＳ工艺和ＳＭＩＣＯ．１３９ｉｎＯ．１８９ｍＣＭＯＳ工艺成功流片并测试。测试结果表明，整数分频器能精确地完成与控制信号相匹配的分频功能。小数分频器尚未测试（待测试中）。本论文的主要内容包括：１．对锁相环式频率综合器的结构及工作原理及其线性化模型作了初步分析，并给出了一些改’善频率综合器性能指标的措施。２．全面介绍了各种模拟及数字分频技术和不同类型的分频器结构，对其实现分频的原理做了阐述。并重点讨论当前应用最广泛的注入式锁定分频器和基于触发器结构的分频器。３．研究和分析了各种类型的高速触发器的电路结构与原理。４．对当下几种流行的双模分频器和可编程分频器实现方式及原理做了阐述。５．两个设计实例：基于脉冲吞咽计数器的整数可编程分频器设计和调制器采用ＭＡＳＨＩ．１．１结构的小数分频器设计。所有设计均进行了充分的仿真及验证。高速分频器作为频率综合器的重要组成部分，历来受到设计者高度重视，本文对各种分频技术的研究尚处于初步探索阶段，接下．来的路还很长。具体有以下几个方面值得进一步深入研究：ｌ。高速低功耗的各种分频器技术。如注入锁定分频技术，采用相位开关实现双模分频技术等。２．小数分频器中单环结构的高阶调制器研究。单环高阶调制器虽然存在稳定性问题，但若经精心设计，其与ＭＡＳＨ结构相比有着较好的噪声整形功能，且对鉴相器线性度要求也较低。３．用于频率综合器的总线接口电路研究。由于分频器的分频比控制码往往比较多，采用并行方式输入会增大焊盘和芯片的面积，增加成本，因此有必要学习研究各种总线接口（如ＳＰＩ，１２Ｃ）结构及在片实现方法。４．对于应用于频率综合器系统的分频器而言，需要考虑其与前级压控振荡器及与后级电路的级联问题，这涉及到分频器的输入端负载及对称性，输出信号幅度等问题。所以各级电路间的接口匹配和联合设计很重要。５．分频器的相位噪声及对整个频率综合器产生的影响。最后，本文由于作者水平所限，难免存在纰漏和谬误，请读者不吝指正。参考文献参考文献【１】ＸｉａｏｆｅｉＫｕａｎｇ，Ｎａｎｊｉａｎｗ仉—ＡＦａｓｔ－ＳｅｔｔｌｉｎｇＰＬＬＦｒｅｑｕｅｎｃｙＳｙｎｔｈｅｓｉｚｅｒｗｉｔｈＤｉｒｅｃｔＦｒｅｑｕｅｎｃｙＰｒｅｓｅｔｔｉｎｇ”【Ｃ】．ＩＳＳＣＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ．Ｆｅｂ．，２００６．１２】Ａ．Ｓｗａｍｉｎａｔｈａｎ，ＫｅｖｉｎＪ．Ｗａｎｇ，ＩａｎＰＬＬｗｉｔｈＡｄａｐｔｉｖｅＰｈａｓｅ－ＮｏｉｓｅＧａｌｔｏｎ．‘‘ＡＷｉｄｅ－Ｂａｎｄｗｉｄｔｈ２．４ＧＨｚＩＳＭ—ＢａｎｄＦｒａｃｔｉｏｎａｌ－ＮＣａｎｃｅｌｌａｔｉｏｎ”【Ｃ】．ＩＳＳＣＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ．Ｆｅｂ．，２００７．［３】Ｓｈｉｈ－ａｎＹｕＰｅｔｅｒＫｉｎｇｅｔ．“Ａ０．６５Ｖ２．５ＧＨｚＦｒａｃｔｉｏｎａｌ—ＮＦｒｅｑｕｅｎｃｙＳｙｎｔｈｅｓｉｚｅｒｉｎ９０ｒｉｍＣＭＯＳ”【Ｃ】．ＩＳＳＣＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ．Ｆｅｂ．，２００７．【４】ＳｔｅｆａｎｏＰｅｌｌｅｒａｎｏ，ＲａｊａｒｓｈｉＭｕｋｈｏｐａｄｈｙａｙ，ＡｓｈｏｋｅＲａｖｉ，ｅｔａ１．‘‘Ａ３９．１－ｔｏ－４１．６ＧＨｚ△∑Ｆｒａｃｔｉｏｎａｌ－ＮＦｒｅｑｕｅｎｃｙＳｙｎｔｈｅｓｉｚｅｒｉｎ９０ｒｉｍＣＭｏＳ”【Ｃ】．ＩＳＳＣＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ．Ｆｅｂ．，２００８．ＫｅｖｉｎＪ．Ｗａｎｇ，ＡｓｈｏｋＳｗａｍｉｎａｔｈａｎ，ＩａｎＧａｌｔｏｎ．“Ｓｐｕｒｉｏｕｓ—ＴｏｎｅＳｕｐｐｒｅｓｓｉｏｎＴｅｃｈｎｉｑｕｅｓＡｐｐｌｉｅｄａｔｏ【５】５Ｗｉｄｅ·Ｂａｎｄｗｉｄｔｈ２．４ＧＨｚＦｒａｃｔｉｏｎａｌ－ＮＰＬＬ，’【Ｃ】．ＩＳＳＣＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ．Ｆｅｂ．，２００８．ＡＺ【６】ＨｉｖａＨｅｄａｙａｔｉ，ＢｅｒｔａｎＢａｋｋａｌｏｇｌｕ，ＷａｌｅｅｄＫｈａｌｉｌ．“ＡｌＭＨｚ－ＢａｎｄｗｉｄｔｈＴｙｐｅ—ＩＳｙｎｔｈｅｓｉｚｅｒｆｏｒＦｒａｃｔｉｏｎａｌ－ＮＷｉＭＡＸＡｐｐｌｉｃａｔｉｏｎｓ”【Ｃ】．ＩＳＳＣＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ．Ｆｅｂ．，２００９．【７】ＸｉａｎｇＧａｏ，ＥｒｉｃＡ．Ｍ．Ｋｌｕｍｐｅｒｉｎｋ，ＭｏｕｎｉｒＢｏｈｓａｌｉ，ｅｔａ１．‘‘Ａ２．２ＧＨｚ７．６ｍＷＳｕｂ－ＳａｍｐｌｉｎｇＰＬＬｗｉｔｈ一１２６ｄＢｃ／ＨｚＩｎ－ＢａｎｄＰｈａｓｅＮｏｉｓｅａｎｄ０．１５ｐｓ邮Ｊｉ镌ｒｉｎＯ．１８ｐｍＣＭＯＳ”【Ｃ】．ＩＳＳＣＣＤｉｇｅｓｔｏｆ·ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ．Ｆｅｂ．，２００９．【８】ＬｅｉＬｕ，ＺｈｉｃｈａｏＧｏｎｇ，ＹｏｕｃｈｕｎＬｉａｏ，ｅｔａ１．‘‘Ａ９７５缸ｌ９６０ＭＨｚＦａｓｔ—ＬｏｃｋｉｎｇＦｒａｃｔｉｏｎａｌ－ＮＳｙｎｔｈｅｓｉｚｅｒｗｉｔｈＡｄａｐｔｉｖｅＢａｎｄｗｉｄｔｈＣｏｎｔｒｏｌａｎｄ４／４．５ＰｒｅｓｃａｌｅｒｆｏｒＤｉｇｉｔａｌ＂ＩＶＴｕｎｅｒｓ”【Ｃ】．ＩＳＳＣＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ．Ｆｅｂ．，２００９．【９】Ｃｈａｔ）一ＣｈｉｎｇＨｕｎｇ，Ｓｈｅｎ·ＩｕａｎＬｉｕ．‘‘ＡＬｅａｋａｇｅ－ＳｕｐｐｒｅｓｓｉｏｎＴｅｃｈｎｉｑｕｅｆｏｒＰｈａｓｅ·ＬｏｃｋｅｄＳｙｓｔｅｍｓｉｎ６５ｎｍＣＭＯＳ”【ｃ】．ＩＳＳＣＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ．Ｆｅｂ．，２００９．［１０】Ｋｕｎ－ＨｕｎｇＴｓａｉ，Ｌａｎ－ＣｈｏｕＣｈｏ，Ｊｉａ－ＨａｏＷｕ，ｅｔａ１．“３．５ｍＷＷ－ＢａｎｄＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒｗｉｔｈＷｉｄｅＬｏｃｋｉｎｇＲａｎｇｅｉｎ９０ｒｉｍＣＭＯＳＴｅｃｈｎｏｌｏｇｙ＇’【Ｃ】．ＩＳＳＣＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ．Ｆｅｂ．，２００８．【ｌｌ】ＤａｅｉｋＤ．Ｋｉｍ，ＪｏｎｇｈａｅＫｉｍ，ＣｈｏｏｎｇｙｅｕｎＣｈｏ．‘‘Ａ９４ＧＨｚＬｏｃｋｉｎｇＨｙｓｔｅｒｅｓｉｓ—ＡｓｓｉｓｔｅｄａｎｄＴｕｎａｂｌｅＣＭＬＳｔａｔｉｃＤｉｖｉｄｅｒｉｎ６５ｎｍＳＯｌＣＭＯＳ”［Ｃ】．ＩＳＳＣＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ．Ｆｅｂ．，２００８．【１２】ＳｔｅｆａｎｏＰｅｌｌｅｒａｎｏ，ＰａｏｌｏＭａｄｏｇｌｉｏ，ＹｏｒｇｏｓＰａｌａｓｋａｓ．‘‘Ａ４．７５ＧＨｚＦｒａｃｔｉｏｎａｌＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒｗｉｔｈＤｉｇｉｔａｌＳｐｕｒＣａｌｉｂｒａｔｉｏｎｉｎ４５ｒｉｍＣＭＯＳ”【Ｃ】．ＩＳＳＣＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ．Ｆｅｂ．，２００９．Ｆｒｅｑｕｅｎｃｙ【１３】Ｂｏ－ＹｕＬｉｎ，Ｋｕｎ－ＨｕｎｇＴｓａｉ，Ｓｈｅｎ—ＩｕａｎＬｉｕ．‘‘Ａ１２８．２４－ｔｏ－１３７．００ＧＨｚＩｎｊｅｃｔｉｏｎ·ＬｏｃｋｅｄＤｉｖｉｄｅｒｉｎ６５ｎｍＣＭＯＳ”【Ｃ】．ＩＳＳＣＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ．Ｆｅｂ．，２００９．【１４】Ｈａｎｓ·ＤｉｅｔｅｒＷｏｈｌｍｕｔｈ，ＤａｎｉｅｌＫｅｈｒｅｒ．‘‘Ａ２４ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍｏｎＧＨｚＤｕａｌ—ＭｏｄｕｌｕｓＰｒｅｓｃａｌｅｒｉｎ９０ｎｍＣＭＯＳ”【Ｃ】．ＣｉｒｃｕｉｔｓａｎｄＳｙｓｔｅｍｓ，ＰＰ．３２２７－３２３０，Ｍａｙ２００５．［１５】ＳｈｉｔａＧｕｏ，ＬｕＨｕａｎｇ，ＸｕｅｆｅｉＢａｉ．‘‘Ａ４－ＧＨｚＣＭＯＳＤｕａｌ－ｍｏｄｕｌｕｓＰｒｅｓｃａｌｅｒｗｉｔｈＥｎｈａｎｃｅｄｌｎｐｔｒｔｏｖｅｒＳｅｎｓｉｔｉｖｉｔｙＥｘｔｅｎｄｅｄＯｐｅｒａｔｉｏｎＲａｎｇｅ”【Ｃ】．ＣｏｍｍｕｎｉｃａｔｉｏｎＴｅｃｈｎｏｌｏｇｙ，２００８ｌｌｔｈＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＣｏｎｆｅｒｅｎｃｅ，Ｈａｎｇｚｈｏｕ，Ｃｈｉｎａ．２００８［１６】ＸｉａｏｐｅｎｇＹｕ，ＪｉａｎｊｕｎＺｈｏｕ，ＸｉａｏｌａｎｇＹａｎ，ｅｔａ１．“Ｓｕｂ·ｍｗＭｕｌｔｉ－ＧＨｚＣＭＯＳＤｕａｌ·ＭｏｄｕｌｕｓＰｒｅｓｃａｌｅｒｓＢａｓｅｄｏｎＦｒｅｑｕｅｎｃｙＰｒｏｇｒａｍｍａｂｌｅＩｎｊｅｃｔｉｏｎ－Ｌｏｃｋｅｄ７９ＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒｓ”【ｃ】．２００８ＩＥＥＥＲａｄｉｏＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓＳｙｍｐｏｓｉｕｍ（ＲＦＩＣ２００８），Ｖ０１．２，２００８东南大学硕士学位论文【１７】Ｈｓｉｅｎ－ＫｕＣｈｅｒｔ，Ｈｓｉｅｎ－ＪｕｉＣｈｅｎ，Ｄａ－ＣｈｉａｎｇＣｈａｎｇ，ｅｔａ１．‘‘Ａｍｍ—ＷａｖｅＣＭＯＳＦｒｅｑｕｅｎｃｙＭｕｌｔｉｍｏｄｅＤｉｖｉｄｅｒ＇，【Ｃ】．ＩＳＳＣＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ．Ｆｅｂ．，２００９．２．４ＧＨｚＣＭＯＳ【１８】ＬｉＺｈｉｑｉａｎｇ，ＣｈｅｎＬｉｑｉａｎｇ，ＺｈａｎｇＪｉａｒｔ，ｅｔａ１．‘‘ＡＰｒｏｇｒａｍｍａｂｌｅＭｕｌｔｉ—ＭｏｄｕｌｕｓＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒ＇’【Ｊ】．ＣｈｉｎｅｓｅＪｏｕｒｎａｌｏｆＳｅｍｉｃｏｎｄｕｃｔｏｒｓ，Ｖ０１．２９，Ｎｏ．２．ＰＰ．２２４—２２８，Ｆｅｂ．２００８【１９】Ｂａｒａｌｅ，Ｆ．Ｓｅｎ，Ｐ．Ｓａｒｋａｒ，Ｓ．，ｅｔａ１．“ＰｒｏｇｒａｍｍａｂｌｅＦｒｅｑｕｅｎｃｙ－ＤｉｖｉｄｅｒｆｏｒＭｉｌｌｉｍｅｔｅｒ－ＷａｖｅＰＬＬＦｒｅｑｕｅｎｃｙＳｙｎｔｈｅｓｉｚｅｒｓ”【Ｃ】．３—８ｔｈＭｉｃｒｏｗａｖｅＣｏｎｆｅｒｅｎｃｅＥｕＭＣ，Ｅｕｒｏｐｅａｎ，２００８【２０】ＳｌｅｉｍａｎＳ．Ｂ．，ＡｔａｌｌａｈＪ．Ｇ．，ＲｏｄｆｉｇｕｅｚＳ．“Ｗｉｄｅ－Ｄｉｖｉｓｉｏｎ－ＲａｎｇｅＨｉｇｈ·ＳｐｅｅｄＦｕｌｌｙＦｒｅｑｕｅｎｃｙＰｒｏｇｒａｍｍａｂｌｅＤｉｖｉｄｅｒ”［Ｃ】．ＣｉｒｃｕｉｔｓａｎｄＳｙｓｔｅｍｓａｎｄＴＡＩＳＡＣｏｎｆｅｒｅｎｃｅ，２００８【２１】ＪｏｏｎｓｕｋＬｅｅ，ＢｅｏｍｓｕｐＫｉｍ．“ＡＬｏｗ－ＮｏｉｓｅＦａｓｔ－ＬｏｃｋＰｈａｓｅ－ＬｏｃｋｅｄＬｏｏｐｗｉｔｈＡｄａｐｔｉｖｅＢａｎｄｗｉｄｔｈＣｏｎｔｒｏｌ”【Ｊ】．ＩＥＥＥＪ．Ｓｏｌｉｄ－ＳｔａｔｅＣｉｒｃｕｉｔｓ，Ｖ０１．３５，Ｎｏ．８，Ａｕｇ．２０００【２２】ＲｏｂｅｒｔＢｏｇｄａＩｌＳｔａｓｚｅｗｓｋｉ，ＪｏｈｎＬ．Ｗａｌｉｂｅｒｇ，ＳａｍｅｈＲｅｚｅｑ，ｅｔａ１．‘＇Ａｌｌ—ＤｉｇｉｔａｌｆｏｒＭｏｂｉｌｅＰｈｏｎｅｓ”［ｆ１．ＩＥＥＥＪ．Ｓｏｌｉｄ—ＳｔａｔｅＣｉｒｃｕｉｔｓ，Ｖ０１．４０，Ｎｏ．１２，Ａｕｇ．２００５ＰＬＬａｎｄＴｒａｎｓｍｉｔｔｅｒ【２３】ＫｅｌｉｕＳｈｕＥｄｇａｒＳ矗ｎｃｈｅｚ－Ｓｉｎｅｎｃｉｏ．“ＣＭＯＳＰＬＬＳｙｎｔｈｅｓｉｚｅｒｓ：ＡｎａｌｙｓｉｓａｎｄＤｅｓｉｇｎ”［Ｍ】．ＳｐｒｉｎｇｅｒＳｃｉｅｎｃｅ＋ＢｕｓｉｎｅｓｓＭｅｄｉａ，Ｉｎｃ．２００３【２４】Ｒ．Ｌ．Ｍｉｌｌｅｒ．“Ｆｒａｃｔｉｏｎａｌ·ＦｒｅｑｕｅｎｃｙＧｅｎｅｒａｔｏｒｓＵｔｉｌｉｚｉｎｇＲｅｇｅｎｅｒａｔｉｖｅＭｏｄｕｌａｔｉｏｎ”【Ｃ】．Ｐｒｏｃ，Ｉｎｓｔ．ＲａｄｉｏＥｎｇ，Ｖｏｌ。２７，ＰＰ．４４６·４５６，Ｊｕｌｙ１９３９【２５】ＪｒｉＬｅｅ，ＢｅｈｚａｄＲａｚａｖｉ．‘‘Ａ４０－ＧＨｚＦｒｅｑｕｅｎｃｙＳｙｍｐｏｓｉｕｍｏｎＤｉｖｉｄｅｒｉｎＯ．１８９ｍＣＭＯＳＴｅｃｈｎｏｌｏｇｙ”【Ｊ】ＤｉｇｅｓｔｏｆＶＬＳＩＣｉｒｃｕｉｔｓ，ＰＰ．２５９－２６２，Ｊｕｎｅ２００３［２６】ＴｈｏｍａｓＷａｌｌｉｎ，ＪｏｈｍＯｃｔａｖｅＨｅｌｌｅｎ，ＨｆｉｋａｎＢｅｒｇ，ｅｔａ１．“ＲｅｇｅｎｅｒａｔｉｖｅＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒＳｉＧｅ－ＲＦＩＣｗｉｔｈＢａｎｄｗｉｄｔｈａｎｄＬｏｗＰｈａｓｅＮｏｉｓｅ”【Ｃ】．３ｒｄＥｕｒｏｐｅａｎＭｉｃｒｏｗａｖｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ，２００８【２７］ＺａｉｎａｂｏｌｈｏｄａＨｅｓｈｍａｔｉ；ＩａｎＣ：Ｈｕｎｔｅｒ，ＲｏｇｅｒＤ．Ｐｏｌｌａｒｄ．“ＭｉｃｒｏｗａｖｅＰａｒａｍｅｔｒｉｃＷｉｔｈＣｏｎｖｅｒｓｉｏｎＧａｉｎ．”［Ｊ］．／ＥＥＥＴｒａｎｓｃａｔｉｏｎｓ２００７ｏｎＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒｓＭｉｃｒｏｗａｖｅＴｈｅｏｒｙａｎｄＴｅｃｈｎｉｑｕｅｓ，Ｖ０１．５５，Ｎｏ．１０，【２８】ＨａｍｉｄＲＤｉｆｆｅｒｅｎｔｉａｌＲａｔｅｇｈ，ＨｉｒａｄＳａｍａｖａｔｉ，ＴｈｏｍａｓＨ．Ｌｅｅ．“Ａ５ＧＨｚ，ｌｍＷＣＭＯＳＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＩｎｊｅｃｔｉｏｎＬｏｃｋｅｄＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒ”【Ｃ】ＩＥＥＥＣｕｓｔｏｍＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ，ＰＰ．５１７－５２０，１９９９．【２９】ＨｕｉＷｕ，ＬｉｎＺｈａｎｇ．“Ａ１＆ｔｏ·１８ＧＨｚＯ．１８１ａｍＥｐｉ－ＣＭＯＳＤｉｖｉｄｅ—ｂｙ－３Ｉｎｊｅｃｔｉｏｎ－ＬｏｃｋｅｄＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒ＇，【Ｃ】．ＩＳＳＣＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ．Ｆｅｂ．，２００６．［３０】Ｈｕｉ．Ｗｕ．“Ｄｉｖｉｄｅ—ｂｙ－Ｏｄｄ－ＮｕｍｂｅｒＩｎｊｅｃｔｉｏｎ－ＬｏｃｋｅｄＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒｓ”【Ｏｎｌｉｎｅ］．Ａｖａｉｌａｂｌｅ：ｈｔｔｐ：／／ｗｗｗ．ｅｃｅ．ｒｏｃｈｅｓｔｅｒ．ｅｄｕ／ｒｅｓｅａｒｃｈ／ｌａｉｃｓ／ｉｌｆｄ．ｈｔｍｌ．Ｆｅｂ．２００６．【３１】Ｃｈｉ－ＨｓｕｅｈＷａｎｇ，Ｃｈｕｎｇ－ＣｈｕｎＣｈｅｎ，Ｍｉｎｇ－ＦｏｎｇＩｎｊｅｃｔｉｏｎ－ＬｏｃｋｅｄＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒｉｎ０．１３一ＩｎｎＬｅｉ，ｅｔａ１．“Ａ６６·７２ＧＨｚＤｉｖｉｄｅ·ｂｙ·３ＣＭＯＳＴｅｃｈｎｏｌｏｇｙ”［Ｃ】ＩＥＥＥＡｓｉａｎＳｏｌｉｄ－ＳｔａｔｅＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ，Ｊｅｊｕ，Ｋｏｒｅａ．Ｎｏｖ．２００７【３２】康建颖．“频率综合器中的分频器电路设计”【Ｄ】．硕士论文，东南大学射频与光电集成电路研究所．２００９【３３】ＷｅｎＦａｎｇ，ＡｒｔｈｕｒＢｒｕｎｎｓｃｈｗｅｉｌｅｒ，ＰｅｔｅｒＡｓｈｂｕｒｎ．‘＇ＡｎＡｎａｌｙｔｉｃａｌＭａｘｉｍｕｍＴｏｇｇｌｅＦｒｅｑｕｅｎｃｙＥｘｐｒｅｓｓｉｏｎａｎｄｉｔｓＡｐｐｌｉｃａｔｉｏｎｔｏＯｐｔｉｍｉｚｉｎｇＨｉｇｈ－ｓｐｅｅｄＥＣＬＦｒｅｑｕｅｎｃｙＲ０Ｄｉｖｉｄｅｒｓ”【Ｊ】．ＩＥＥＥＪ．参考文献Ｓｏｌｉｄ—ＳｔａｔｅＣｉｒｃｕｉｔｓ，Ｖ０１．２５，Ｎｏ．４，ＰＰ．９２０－９３１．１９９０【３４】姜辉．“基于０．１８ｌａｍＣＭＯＳ工艺的低电压、低功耗、超高速集成电路设计”【Ｄ】．硕士论文，东南大学射频与光电集成电路研究所．２００６【３５】邓文娟，雷镒铭，朱兆优．“超高速ＣＭＯＳ动态负载分频器设计及研究”阴．微计算机信息，第２５卷第６．２期，Ｐｐ．２８６－２８８．２００９［３６】Ｊｕｎ－ＣｈａｕＣｈｉｅｎ，Ｌｉａｎｇ—ＨｕｎｇＬｕ，“Ｕｌｔｒａ－Ｌｏｗ—Ｖｏｌｔａｇｅ．ＣＭＯＳＳｔａｔｉｃＡｓｉａｎＳｏｌｉｄ—Ｓｔａｔｅ．ＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ，ＰＰ．２０９－２１２，Ｎｏｖ．２００５．ＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒ，”正ＥＥ【３７】ＪａｎＭ．Ｒａｂａｅｙ，ＡｎａｎｔｈａＣｈａｎｄｒａｋａｓａｎｔ，ＢｏｒｉｖｏｊｅＮｉｋｏｌｉｃ，．“ＤｉｇｉｔａｌＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ”［Ｍ】，ＰＲＥＮＴＩＣＥＨＡＬＬ．２００３【３８１Ｊ．ＹｕａｎａｎｄＣ．Ｓｖｅｎｓｓｏｎ，“ＨｉｇｈＳｐｅｅｄＣＭＯＳＣｉｒｃｕｉｔＴｅｃｈｎｉｑｕｅ．”【Ｊ】．ＩＥＥＥＪ．Ｓｏｌｉｄ－ＳｔａｔｅＣｉｒｃｕｉｔｓ，Ｖ０１．２４，Ｎｏ．１，ＰＰ．６２－７０，Ｆｅｂ．１９８９［３９】Ｊ．ＮａｖａｒｒｏＳｏａｒｅｓ，Ｊｒ．，Ｗ．Ａ．Ｍ．ＶａｎＮｏｉｊｅ．‘‘Ａ１．６－ＧＨｚＤｕａｌＭｏｄｕｌｕｓＰｒｅｓｃａｌｅｒＵｓｉｎｇｔｈｅＥｘｔｅｎｄｅｄＴｒｕｅ—Ｓｉｎｇｌｅ－Ｐｈａｓｅ·Ｃｌｏｃｋ．ＣＭＯＳＣｉｒｃｕｉｔＴｅｃｈｎｉｑｕｅ（Ｅ－ＴＳＰＣ）”【Ｊ】．ＩＥＥＥＪ．Ｓｏｌｉｄ－ＳｔａｔｅＣｉｒｃｕｉｔｓ，Ｖ０１．３４，Ｎｏ．１，ｐｐ．９７—１０２，Ｊａｎ．１９９９［４０】ＸｉａｏＰｅｎｇＹｕ，ＭａｎｈＡｎｈＤｏ，ＷｅｉＭｅｎｇＬｉｍ，ｅｔａｌ一“ＤｅｓｉｇｎａｎｄＯｐｔｉｍｉｚａｔｉｏｎｏｆｔｈｅＥｘｔｅｎｄｅｄＴｒｕｅｏｎＳｉｎｇｌｅ—ＰｈａｓｅＣｌｏｃｋ－ＢａｓｅｄＰｒｅｓｃａｌｅｒ＂［Ｊ］，ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓＶ０１．５４．Ｎｏ．１１．ＮＯＶ．２００６ＭｉｃｒｏｗａｖｅＴｈｅｏｒｙａｎｄＴｅｃｈｎｉｑｕｅｓ．【４１】ＪａｎＣｒａｎｉｎｃｋｘ，ＭｉｃｈｉｅｌＳ．Ｊ．Ｓｔｅｙａｅｒｔ．‘‘Ａ１．７５－ＧＨｚ／３－ＶＤｕａｌ·ＭｏｄｕｌｕｓＤｉｖｉｄｅ－ｂｙ－１２８／１２９ｉｎＯ．７一ｌｕｎＰｒｅｓｃａｌｅｒＣＭＯＳ”叨．ＩＥＥＥＪ．Ｓｏｌｉｄ·ＳｔａｔｅＣｉｒｃｕｉｔｓ，Ｖ０１．３１，Ｎｏ．７，ＰＰ．８９０—８９７，Ｊｕｌｙ，１９９６【４匆ＫｅｌｕｉＳｈｕ，ＥｄｇａｒＳａｎｃｈｅｚ－Ｓｉｎｅｎｃｉｏ．‘‘Ａ５ＧＨｚＰｒｅｓｅａｌｅｒＵｓｉｎｇＩｍｐｒｏｖｅｄＰｈａｓｅＳｗｉｔｃｈｉｎｇ”【Ｊ】，．ＣｉｒｃｕｉｔｓａｎｄＳｙｓｔｅｍｓ，ＩＥＥＥＩＳＣＡＳ２００２【４习ＸｉａｏｊｉａｎＭａｏ，ＨｕａｚｈｏｎｇＹａｎｇ，ＨｕｉＷａｎｇ．‘＇ＮｅｗＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒｗｉｔｈ８ＯｕｔｐｕｔＰｈａｓｅｓｆｏｒＰｈａｓｅＳｗｉｔｃｈｉｎｇＰｒｅｓｃａｌｅｒ＇’【Ｃ】．Ｐｒｏｅ．Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，ＣｉｒｃｕｉｔｓａｎｄＳｙｓｔｅｍｓ，Ｖ０１．４，ＰＰ．２５８８—２５９１．２００６【４４】王津，虞小鹏．“基于ＴＳＭＣ０．２５ｌａｍ工艺的５ＧＨｚ３１／３２双模预分频器的设计”【Ｊ】现代机械，２００８年第５期，ｐｐ．２７．３０．２００８【４５】ＸｉａｏｐｅｎｇＹｕ；ＪｉａｎｊｕｎＰｒｅｓｃａｌｅｒｓＢａｓｅｄｏｎＺｈｏｕ；ＸｉａｏｌａｎｇＹａｎ，ｅｔａｉ．．“Ｓｕｂ—ｍＷＭｕｌｔｉ－ＧＨｚＣＭＯＳＤｕａｌ—ＭｏｄｕｌｕｓＰｒｏｇｒａｍｍａｂｌｅＩｎｊｅｃｔｉｏｎ—ＬｏｃｋｅｄＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒｓ”【ｃ】．ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓＳｙｍｐｏｓｉｕｍ．ＰＰ．４３１＿４３４．２００８［４６】裼吕吴．“新型多模注入锁定除频器舆串叠型鼋壁控制振温器之彀针”【Ｍ】．硕士论文，台湾科技大学电子工程系．２００７【４７】Ｓ．Ｈ．ＬｅｅａｎｄＨ．Ｊ．Ｐａｒｋ．‘‘ＡＣＭＯＳＨｉｇｈ－ＳｐｅｅｄＷｉｄｅ－ＲａｎｇｅＰｒｏｇｒａｍｍａｂｌｅＣｏｕｎｔｅｒ＇’［Ｊ】．ＩＥＥＥＴｒａｎｓ．ＣｉｒｃｕｉｔｓＳｙｓｔ．ＩＩ，ｖ０１．４９，ＰＰ．６３８－６４２，Ｓｅｐ．２００２［４８】Ｋｕｏ，Ｙ．，Ｗｅｎｇ，Ｒ．，ａｎｄＬ－ｕ，Ｃ．‘‘Ａ５．４－ＧＨｚＬｏｗ－ＰｏｗｅｒＳｗａｌｌｏｗ－ＣｏｎｔｅｒｌｅｓｓＦｒｅｑｕｅｎｃｙＳｙｎｔｈｅｓｉｚｅｒｗｉｔｈａＮｏｎｌｉｅａｒＰＦＤ”【Ｃ】．Ｐｒｏｃ．ＶＬＳＩ－ＳｏＣ．ＰＰ．３５７—３６０．２００６．【４９】ＣｉｃｅｒｏＳ．Ｖａｕｃｈｅｒ，ＩｇｏｒＦｅｒｅｎｃｉｃ，ＭａｔｔｈｉａｓＬｏｃｈｅｒ，ｅｔａｌ。‘‘ＡＦａｍｉｌｙｏｆＬｏｗ·ＰｏｗｅｒＴｒｕｌｙＭｏｄｕｌａｒＰｒｏｇｒａｍｍａｂｌｅＤｉｖｉｄｅｒｓｉｎＳｔａｎｄａｒｄＯ．３５一ｕｍＣＭＯＳＴｅｃｈｎｏｌｏｇｙ”［Ｊ】ＩＥＥＥＪ．Ｓｏｌｉｄ—ＳｔａｔｅＣｉｒｃｕｉｔｓ，Ｖ０１．３５，Ｎｏ．７，ＰＰ．１０３９·１０４５．Ｊｕｌｙ２０００【５０】吴建辉，王声扬，李红，等．“一种带占空比调整的高速宽范围多模可编程分频器”【Ｐ】中国，８ｌ东南大学硕士学位论文２００８１０１５７０９４，２００８【５１】ＺｈａｏＨｕｉ，ＲｅｎＪｕｎｙａｎ，ＺｈａｎｇＱｉａｎｌｉｎｇ．“Ａ９００ＭＨｚＣＭＯＳＰＬＬ／ＦｒｅｑｕｅｎｅｙＳｙｎｔｈｅｓｉｚｅｒＩｎｉｔｉａｌｉｚａｔｉｏｎＣｉｒｃｕｉｔ”【Ｊ】．ＣｈｉｎｅｓｅＪｏｔｌｌＴｌａｌｏｆＳｅｍｉｃｏｎｄｕｃｔｏｒｓ，Ｖ０１．２４，Ｎｏ．１２．ＰＰ．１２４４—１２４９，Ｄｅｃ．２００３【５２】池保勇，余志平，石秉学．ＣＭＯＳ射频集成电路分析与设计【Ｍ】清华大学出版社，２００６．【５３】Ｄ．Ｊｏｈｎｓ，Ｋ．Ｍａｒｔｉｎ．＂Ａｎａｌｏｇ５３８．５４１．１９９７ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔＤｅｓｉｇｎ＇’【Ｍ】．ＮｅｗＹｏｒｋ：ＪｏｈｎＷｉｌｅｙａｎｄ．Ｓｏｎｓ，【５４］ＴｏｍＡ．Ｄ．Ｒｉｌｅｙ，ＭｉｌｅｓＳｙｎｔｈｅｓｉｓ”【Ｊ】．ＩＥＥＥＡ．Ｃｏｐｅｌａｎｄ，ｅｔａ１．．“Ｄｅｌｔａ－ＳｉｇｍａＭｏｄｕｌａｔｉｏｎｉｎＦｒａｃｔｉｏｎａｌ－ＮＦｒｅｑｕｅｎｃｙＪ．ｏｆＳｏｌｉｄ－ＳｔａｔｅＣｉｒｃｕｉｔ，Ｖ０１．２８，Ｎｏ．５．ＰＰ．５５３－５５９．１９９３Ｊ．Ｃｏｎｌｅｙ．‘‘ＡＭｕｌｔｉｐｌｅＭｏｄｕｌａｔｏｒＦｒａｃｔｉｏｎａｌ【５５】ＢｒｉａｎＭｉｌｌｅｒ，ＲｏｂｅｒｔＤｉｖｉｄｅｒ＇’【Ｊ】．ＩＥＥＥＴｒａｎｓ．ｏｎＩｎｓｔｒｕｍｅｎｔａｔｉｏｎａｎｄＭｅａｓｕｒｅｍｅｎｔ，Ｖ０１．４０．Ｎｏ．３．ＰＰ．５７８—５８３．１９９１【５６】ＩＥＥＥＳｔａｎｄａｒｄ８０２．１５．４．“Ｗｉｒｅｌｅｓｓｍｅｄｉｕｍａｃｃｅｓｓｃｏｎｔｒｏｌ（ＭＡＣ）ａｎｄｐｈｙｓｉｃａｌｌａｙｅｒ（ＰＨＹ）ＩＥＥＥＣｏｍｐｕｔｅｒＳｏｃｉｅｔｙ，２００３ｓｐｅｃｉｆｉｃａｔｉｏｎｓ”【Ｓ】．ＬＡＮ／ＭＡＮＳｔａｎｄａｒｄｓＣｏｍｍｉｔｔｅｅｏｆｔｈｅ【５７】王欢，王志功，冯军等．“１２．ＧＨｚ０．２５ｕｍＣＭＯＳ１：２动态分频器’’叨高技术通讯，ｐｐ．４５．５０，２００３，８【５８】ＴａｎｇＬｕ，ＷａｎｇＺｈｉｇｏｎｇ，ＨｅＸｉａｏｈｕ．“ＬｏｗＪｉｔｔｅｒ，Ｄｕａｌ－ＭｏｄｕｌｕｓＰｒｅｓｃａｌｅｒｓｆｏｒＲＦＲｅｃｅｉｖｅｒｓ”【Ｊ】．ＣｈｉｎｅｓｅＪｏｕｒｎａｌｏｆＳｅｍｉｃｏｎｄｕｃｔｏｒｓ，Ｖ０１．２８，Ｎｏ．１２．ＰＰ．１９３０－１９３６，Ｄｅｃ．２００７【５９］ＭｏｈｉｔＡｒｏｒａ．‘＇ＣｌｏｃｋＤｉｖｉｄｅｒｓＭａｄｅＥａｓｙ＇’【Ｚ】．Ａｖａｉｌａｂｌｅ：ＷＷＷ．ｓｔ．ｃｏｍ【６０】ＫａｖｅｈＨｏｓｓｅｉｎｉ，ＭｉｃｈａｅｌＰｅｔｅｒＫｅｎｎｅｄｙ．“ＭａｔｈｅｍａｔｉｃａｌＡｎａｌｙｓｉｓｏｆａＰｒｉｍｅＭｏｄｕｌｕｓＱｕａｎｔｉｚｅｒＭＡＳＨＤｉｓｔａｌＤｅｌｔａ－ＳｉｇｍａＭｏｄｕｌａｔｏｒ＂’川．ＩＥＥＥＴｒａｎｓ．ＣｉｒｃｕｉｔｓａｎｄＳｙｓｔｅｍｓ·ＰａｒｔＩＩ，Ｖ０１．５４，ｎｏ．１２，ｐｐ．１１０５·１１０９，Ｄｅｃ．２００７．［６ｌ】Ｍ．ＫｏｚａＬＩ．Ｋａｌｅ，‘＇ＯｖｅｒｓａｍｐｌｅｄＤｅｌｔａ－ＳｉｇｍａＭｏｄｕｌａｔｏｒｓ：Ａｎａｌｙｓｉｓ，ＡｐｐｌｉｃａｔｉｏｎｓａｎｄＮｏｖｅｌＴｏｐｏｌｏｇｉｅｓ”【Ｍ】．Ｄｏｒｄｒｅｃｈｔ，Ｎｅｔｈｅｒｌａｎｄｓ：Ｋｌｕｗｅｒ，２００３．【６２】ＫＨｏｓｓｅｉｎｉａｎｄＭ．ＰＫｅｎｎｅｄｙ．“ＭａｘｉｍｕｍＳｅｑｕｅｎｃｅＬｅｎｇｔｈＭＡＳＨＤｉｇｉｔａｌＤｅｌｔａＳｉｇｍａＭｏｄｕｌａｔｏｒｓ”叨．ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＣｉｒｃｕｉｔｓａｎｄＳｙｓｔｅｍｓ·Ｉ：ＲｅｇｕｌａｒＰａｐｅｒｓ．Ｖ０１．５４，Ｎｏ．１２，Ｄｅｃ．２００７ａ【６３】ＴａｏＸｕ，ＭａｒｉｓｓａＣｏｎｄｏｎ．‘＇ＤｅｓｉｇｎＭｅｔｈｏｄｏｌｏｇｙｆｏｒＤｅｌｔａ－ＳｉｇｍａＭｏｄｕｌａｔｏｒ＇，【Ｃ】．Ｐｒｏｅ．ＷｏｒｌｄＣｏｎｇｒｅｓｓｏｎＭａｘｉｍｕｍＳｅｑｕｅｎｃｅＬｅｎｇｔｈＭＡＳＨＤｉｇｉｔａｌＥｎｇｉｎｅｅｒｉｎｇ，Ｌｏｎｄｏｎ，Ｕ．Ｋ．ＶｏｌＩ．２００９．【６４】Ｍ．ＫｏｚａｋａｎｄＩ．Ｋａｌｅ，‘‘Ａｐｉｐｅｌｉｎｅｄｎｏｉｓｅｓｈａｐｉｎｇｃｏｄｅｒｆｏｒｆｒａｃｔｉｏｎａｌ－Ｎｌｊｒｅｑｕｅｎｃｙｓｙｎｔｈｅｓｉｓ，”ＩＥＥＥＴｒａｎｓ．Ｉｎｓｔｒｕｍ．Ｍｅａｓ．，Ｖ０１．５０，Ｎｏ．５，ｐｐ．１ｌ５４－ｌ１６１，２００１【６５】Ｈ．ＯｇｕｅｙａｎｄＥ．Ｖｉｔｔｏｚ．‘＂ＣＯＤＹＭＯＳＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒｓＡｃｈｉｅｖｅＬｏｗＰｏｗｅｒＣｏｎｓｕｍｐｔｉｏｎａｎｄＨｉｇｈＦｒｅｑｕｅｎｃｙ＇’［Ｊ】．ＥｌｅｃｔｒｏｎｉｃＬｅＲｅＢ，Ｖ０１．９，Ｎｏ．１７．ＰＰ．３８６·３８７，Ａｕｇ．１９７３【６６】＆Ｒｏｇｅｎｍｏｓｅｒ，Ｎ．Ｆｅｌｂｅｒ，Ｑ．Ｈｕａｎｇ，Ｗ．Ｆｉｃｈｔｎｅｒ．“１．１６ＧＨｚＤｕａｌ—Ｍｏｄｕｌｕｓ１．２ＩｎｎＣＭＯＳＰｒｅｓｃａｌｅｒ＇’，ＩＥＥＥＰｒｏｅ．ＣｕｓｔｏｍＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ，ＰＰ．２７．６．１－２７．６．４，Ｍａｙ１９９３【６７】蔡昌孝．“抗滩飙之暹辑元件设计舆寅现”【Ｍ】．硕士论文，台湾国立中央大学电机工程所．２００４致谢致谢在论文即将完成之际，谨向给予我培养、教育、支持和帮助的老师、同学和朋友致以最诚挚的谢意。首先，我要衷心地感谢我的导师李智群教授。从研究生入学至今，我～直得益于李老师的悉心指导和热情帮助。他渊博的学识、严谨的治学态度，敏锐的洞察力，充满激情的工作作风和一丝不苟的工作态度深深影响了我，使我受益终生。在李老师的指导下，我不仅在理论知识和实践经验方面得到提高，开拓了眼界与思路，而且培养了我独立开展科研工作的能力。感谢射光所所长王志功教授在课题的研究工作中所提供的良好条件和所给予的帮助、启迪和鼓励。王老师渊博的学识、丰富的经验以及勤勉的工作态度，深深影响着我，教育着我。感谢樊祥辛教撰和李芹老师在无线传感网项目中对我的指导。感谢章丽老师、李伟和张弘老师，在芯片设计过程中提供的硬件、软件和测试方面的技术支持与指导。他们的辛勤工作为我们提供了良好的工作环境。感谢张浩博士、韩鹏博士、王利丹博士、康建颖师兄、陆磊师兄等，他们在研究中对我的指导与建议为我指明了方向，他们的答疑解惑也使我的研究事半功倍。毽谢帮助过我的项目组中的姜亚伟、侯凝冰、万）ｌｌＮ等同学，在一起学习与合作过程中，他们给了我很多无私的帮助，无论是讨论电路结构、仿真方法、版图设计、测试方法以及测试实践，与。厶他ｆＩ、ｊ酌讨论与合作让我受益匪浅！感谢侯浩然、黄庆中、许多和熊振华同学在电路设计中给予的无私帮助。感谢王庆文、邢飞、杨光、张锐、李剑云、张峰、林炳等宿舍好友，与他们一起度过的愉快时光让我终生难忘。最后，我要衷心地感谢我的家人。在我漫长的学习生活中，他们的殷切期望一直是我前进的最大动力。还有许多关心和支持我的人，不能一一列举，在这里一并向你们表示感谢！攻读硕士学位期间发表的论文附件：攻读硕士学位期间发表的论文１．ＳｈｕＨａｉｙｏｎｇ，ＬｉＺｈｉｑｕｎ．“ＡＰｒｏｇｒａｍｍａｂｌｅ２．４ＧＨｚＣＭＯＳＭｕｌｔｉ—ＭｏｄｕｌｕｓＦｒｅｑｕｅｎｃｙＣｈｉｎｅｓｅＪｏｕｒｎａｌｏｆＳｅｍｉｃｏｎｄｕｃｔｏｒｓ［Ｐ，录用】２．Ｊｉａｎｇｙａｗｅｉ，ＬｉＺｈｉｑｕｎ，ＳｈｕＨａｉｙｏｎｇ，ＨｏｕＮｉｎｇｂｉｎｇ．‘‘Ａ５－ＧＨｚｆｒｅｑｕｅｎｃｙｓｙｎｔｈｅｓｉｚｅｒｗｉｔｈｃｏｎｓｔａｎｔＤｉｖｉｄｅｒ＇’叨．ｂａｎｄ－ｗｉｄｔｈｆｏｒｌｏｗＩＦＺｉｇＢｅｅｔｒａｎｓｃｅｉｖｅｒａｐｐｌｉｃａｔｉｏｎｓ”［Ｊ］．ＪｏｕｒｎａｌｏｆＳｏｕｔｈｅａｓｔＵｎｉｖｅｒｓｉｔｙ（ＥｎｇｌｉｓｈＥｄｉｔｉｏｎ），２０１０【已录用】．８５PLL频率综合器中整数和小数分频器设计与实现

作者：

学位授予单位：

舒海涌东南大学

1. 康建颖 频率综合器中的分频器电路设计[学位论文]20092. 余俊 宽带CMOS锁相环中小数分频器的设计[学位论文]20093. 朱凯 应用于GPS接收机频率综合器分频器的设计[学位论文]20084. 陆磊 无线传感网频率综合器前置分频器的设计与实现[学位论文]20095. 侯凝冰 WSN频率综合器中PFD和CP设计与实现[学位论文]2010

本文链接：http://d.wanfangdata.com.cn/Thesis_Y1754286.aspx