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数字时钟设计 一、题目分析
1、功能介绍
1）具有时、分、秒计数显示功能，以24小时循环计时。 2）时钟计数显示时有LED灯的花样显示。 3）具有调节小时、分钟及清零的功能。 4）具有整点报时功能。
2、总体方框图
输出信号 控制单元 使能端信号 CLK信号 LED显示 数字时钟复位信号 3、性能指标及功能设计
1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分 ——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。
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2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。
3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。
4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。
5）LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号。
二、选择方案
1、方案选择
方案一：根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟均是采用6进制和10进制的组合。
方案二：根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟和秒均60进制。
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终上所述，考虑到试验时的简单性，故我选择了方案二。
三、细化框图
根据自顶向下的方法以及各功能模块的的功能实现上述设计方案应系统细化框图：
时调整分调整花样显示 控制单元 CLK信号 使能端信号 数字时钟 时显示 分显示 秒显示 24进制 60进制 60进制 LED显示 整点报时
四、编写程序、仿真和分析
1、秒计数器
1）VHDL语言描述程序见附录 2）秒计数器的仿真波形图
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3）波形分析
利用60进制计数器完成00到59的循环计数功能，当秒计数至59时，再来一个时钟脉冲则产生进位输出，即enmin=1；reset作为复位信号低电平有效，即高电平时正常循环计数，低电平清零。因为这种60进制的VHDL语言是很好写的，它并不复杂，再说我们必须要学会这些基本的硬件语言的描写。
2、分钟计数器
1）VHDL语言描述程序见附录 2）分钟计数器的仿真波形图
3）波形分析
小时计数模块利用24进制计数器，通过分钟的进位信号的输入可实现从00到23的循环计数。
3、小时计数器
1）VHDL语言描述程序见附录 2）小时计数器的仿真波形图
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3）波形分析
小时计数模块利用24进制计数器，通过分钟的进位信号的输入可实现从00到23的循环计数。
4、整点报时报警模块 1）VHDL语言描述程序见附录 2）整点报时模块仿真波形图
1） 波形分析
由图知对于整点报时模块，当分钟计数至59时来一个时钟脉冲则产生一个进位信号，分钟计数到00，此时产生报警信号持续一分钟。当有时钟脉冲时lamp显示灯就闪烁轮续点亮。
五、全系统联调
1、数字时钟系统原理图
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2、数字时钟系统波形图仿真
六、附录（源程序）
1、小时计数器VHDL语言源程序（底层文件） LIBRARY IEEE;
use IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY hour IS
PORT(clk,reset:IN STD_LOGIC;
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daout:out STD_LOGIC_VECTOR(5 DOWNTO 0)); END ENTITY hour;
ARCHITECTURE fun OF hour IS
SIGNAL count:STD_LOGIC_VECTOR(5 DOWNTO 0); BEGIN
daout<=count; PROCESS(clk,reset) BEGIN
IF(reset='0')THEN count<=\"000000\"; ——若reset=0，则异步清零 ELSIF(clk'event and clk='1')THEN ——否则，若clk上升沿到
IF(count(3 DOWNTO 0)=\"1001\")THEN ——若个位计时恰好到“1001”即9 IF(count<16#23#)THEN ——23进制
count<=count+7; ——若到23D则 else
count<=\"000000\"; ——复0 END IF;
ELSIF (count<16#23#)THEN ——若未到23D，则count进1 count<=count+1;
ELSE ——否则清零 count<=\"000000\";
END IF; ——END IF（count（3 DOWNTO 0）=“1001”） END IF; ——END IF（reset=‘0’） END PROCESS; END fun;
2、分钟计数器VHDL语言源程序（底层文件） LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY minute IS
PORT(clk,clk1,reset,sethour:IN STD_LOGIC; enhour:OUT STD_LOGIC;
daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END ENTITY minute ;
ARCHITECTURE fun OF minute IS
SIGNAL count :STD_LOGIC_VECTOR (6 DOWNTO 0);
SIGNAL enhour_1, enhour_2: STD_LOGIC; ——enmin_1为59分时的进位信号
BEGIN ——enmin_2由clk调制后的手动调时脉冲信号串 daout<=count;
enhour_2<= (sethour and clk1); ——sethour为手动调时控制信号，高电平有效 enhour<= (enhour_1 or enhour_2); PROCESS(clk,reset,sethour) BEGIN
IF(reset='0') THEN ——若reset为0，则异步清零
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count<=\"0000000\";
ELSIF(clk'event and clk='1')THEN ——否则，若clk上升沿到
IF(count (3 DOWNTO 0) =\"1001\")THEN——若个位计时恰好到“1001”即9 IF(count <16#60#) THEN ——又若count小于16#60#，即60 IF(count=\"1011001\") THEN——又若已到59D enhour_1<='1'; ——则置进位为1 count<=\"0000000\"; ——count复0 ELSE
count<=count+7; ——若count未到59D，则加7，即作“加6校正” END IF; ——使前面的16#60#的个位转变为8421BCD的容量 ELSE
count<=\"0000000\";——count复0（有此句，则对无效状态电路可自启动） END IF; ——END IF（count<16#60#） ELSIF (count <16#60#) THEN
count<=count+1; ——若count<16#60#则count加1 enhour_1<='0' after 100 ns; ——没有发生进位 ELSE
count<=\"0000000\"; ——否则，若count不小于16#60# count复0 END IF; ——END IF（count（3 DOWNTO 0）=“1001”） END IF; ——END IF（reset=‘0’） END process; END fun;
3、秒钟计数器VHDL语言源程序（底层文件） LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY second IS
PORT( clk,reset,setmin:STD_LOGIC;
enmin:OUT STD_LOGIC;
daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END ENTITY second;
ARCHITECTURE fun OF second IS
SIGNAL count:STD_LOGIC_VECTOR(6 DOWNTO 0);
SIGNAL enmin_1,enmin_2:STD_LOGIC; ——enmin_1为59秒时的进位信号
BEGIN ——enmin_2由clk调制后的手动调分脉冲信号串 daout<=count;
enmin_2<=(setmin and clk); ——setmin为手动调分控制信号，高电平有效 enmin<=(enmin_1 or enmin_2); ——enmin为向分进位信号 PROCESS(clk,reset,setmin) BEGIN
IF(reset='0')THEN count<=\"0000000\"; ——若reset为0，则异步清零 ELSIF(clk 'event and clk='1')then ——否则，若clk上升沿到
IF(count(3 downto 0)=\"1001\")then ——若个位计时恰好到“1001”即9
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IF(count<16#60#)then ——又若count小于16#60#,即60H IF(count=\"1011001\")then ——又若已到59D
enmin_1<='1';count<=\"0000000\";——则置进位为1及count复0 ELSE ——未到59D
count<=count+7; ——则加7，而+7=+1+6，即作“加6校正” END IF;
ELSE ——若count不小于16#60#（即count等于或大于16#60#） count<=\"0000000\"; ——count复0
END IF; ——END IF（count<16#60#）
ELSIF(count<16#60#)then ——若个位计数未到“1001”则转此句再判 count<=count+1; ——若count<16#60#则count加1 enmin_1<='0'after 100 ns; ——没有发生进位
ELSE ——否则，若count不小于16#60# count<=\"0000000\"; ——则count复0
END IF; ——END IF（count（3 DOWNTO 0）=“1001”） END IF; ——END IF（reset=‘0’） END PROCESS; END fun;
4、整点报时报警模块VHDL语言源程序（底层文件） LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY alert IS
PORT(clk:IN STD_LOGIC;
dain:IN STD_LOGIC_VECTOR(6 DOWNTO 0); speak:OUT STD_LOGIC;
lamp:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END alert;
ARCHITECTURE fun OF alert IS
SIGNAL count:STD_LOGIC_VECTOR(1 DOWNTO 0); SIGNAL count1:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN
speaker:PROCESS(clk) BEGIN
speak<=count1(1);
IF(clk'event and clk='1')THEN
IF(dain=\"0000000\")THEN IF(count1>=\"10\")THEN
count1<=\"00\";——count1为三进制加法计数器 ELSE
count1<=count1+1; END IF ;
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END IF ; END IF ;
END PROCESS speaker; lamper:PROCESS(clk) BEGIN
IF(rising_edge(clk))THEN IF(count<=\"10\")THEN IF(count=\"00\")THEN
lamp<=\"001\";——循环点亮三只灯 ELSIF(count=\"01\")THEN lamp<=\"010\";
ELSIF(count=\"10\")THEN lamp<=\"100\"; END IF;
count<=count+1; ELSE
count<=\"00\"; END IF; END IF; END PROCESS lamper; END fun;
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