一种可变码长QC_LDPC译码结构设计与实现

摹　科ｌ技ｌ论Ｉ坛　科　；　一种可变码长Ｑｃ—ＬＤＰＣ译码结构设计与　实现　李加洪赵旦峰薛瑞陈广　（哈尔滨工程大学信息与通信工程学院，黑龙江哈尔滨１５０００１）　摘要：为了克服传统Ｅ１）ＰＣ译码器的适应能力差及扩展能力差的缺点，针对ＱＣ＿ＬＤ￣码校验矩阵的结构特性，提出了一种适应于不同ＬＤＰＣ　码码长的译码器。对传统译码器中的变量节点运算单元、校验节点运算单元以及迭代存储器单元进行了改进，并采用ＸＩＬＩＮＸ公司的ＦＰＧＡ完成了　硬件实现。结果表明，所提出的复用结构保证了单码长情况下的译码性能，其所占用的硬件资源仅略多于最大码长ＬＤＰＣ码的译码器。　关键词：准循环低密度奇偶校验码；变码长；译码器　低密度奇偶校验（ＬＤＰＣ，ｌｏｗ￣ｌｅｎｓｉｔｙ　ｐ　一　—化因子　相乘和符号部分求异或，最后将数据　ＩＳＥＳ．２ｉ进行综合、映射和布局布线，综合报告如　ｔｙ－ｃｈｅｃｋ）码是定义在稀疏奇偶校验矩阵上的线　合并，完成校验节点更新。　表１／Ｙｌｒｅ，。　性分组码，最早于１９６２年由Ｇａｌｌａｇｅｒ博士提出　２．２变量节点信息处理单元没计　从表１中可以看出三种硬件实现ＬＤＰＣ译码　近年来，ＬＤＰＣ码被证明性能接近于香农限，而　变量节点信息处理单元（ＶＮＵ）负责译码器　器除了存储资源，其余资源相差不大。由于存储　且译码可以采用复杂度较低的迭代译码算法，所　变量节点更新，即对应于校验矩阵中列的数据更　深度不同，１０２４码长译码器存储资源大约是　以Ｕ）ＰＣ　新。与ＣＮＵ一样，校验矩阵中不同的列重对应　２０４８码长译码器的一半，而多码长所占的ＦＰＧＡ　由于不同的环境因　于不同的ＶＮＵ单元。本设计采用的校验矩阵列　资源与码长２０４８的相当。　要求不一样，因此设计—个完善的通信系统，必　重为１、２、３和４，因此整个译码器中只有四种　结语　须具备在不同的环境下可靠性和实时性的通信。　ＶＮＵ单元。根据校验矩阵的结构特性，将校验　这里提出—种多码长译码器的实现方案，并　传统ＬＤＰＣ译码器的设计，只能适应单一的信道　矩阵的列分成８块，每一块对应于—个ＶＮＵ单　实现码率为ｌ　，码长为１０２４、２０４８和码长在　环境以及扩展能力差，为了寻找一种适应力强、　元，１到５块的列重都为４，采用相同的ＶＮＵ单　１０２４和２０４８上可调的译码器。实现结果表明，　扩展容易的ＬＤＰＣ译码器已经成为人们的趋势。　元共５个，其余３个列重对应３个ＶＮＵ单元。　现采用的多码长复用方案的硬件消耗资源与最大　因此，设计了一种可变码长的ＬＤＰＣ译码满足了　图２为ＶＮＵ单元的结构图。ＶＮＵ是将初始化信　码长译码器消耗资源相当。　不同环境下可靠性和实时性的要求。　息和变量节点信息求和，然后将所得到的和减去　参考文献　１　ＬＤＰＣ码的校验矩阵　相应变量节点的信息，完成变量节点更新。如果　【１】Ｇａｌｌａｇｅｒ　Ｒ　Ｇ＆ｏｗ　ｄｅｎｓｉｔｙ　ｐａｒｉｔｙ　ｃｈｅｃｋ　ｃｏｄｅｓ　Ｑｃ—ＬＤＰＣ码　是一种特殊结构化的ＬＤＰＣ　直接对和进行判决，得到译码结果。　『ＪＩ．ＩＲＥ　Ｔｒａｎｓ　Ｏｎ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｔｈｅｏｒｙ，１９６２　码，其校验矩阵是由一系列大小一致的循环子矩　２３译码器的整体结构设计　（１）．　阵构成。结构化校验矩阵具有确定的结构，硬件　多码长译码器结构如图３所　复杂度简单。Ｑｃ—ＬＤＰＣ码的校验矩阵如下所示：　示。译码器的设计采用部分并行　。　』一１　结构，主要包括控制器、初始化　４。　４　４．Ｌ　１　存储、译码中间变量存储、ＣＮＵ　和ＶＮＵ。中间变量存储Ｒ　，对应　于检验矩阵Ｈ的循环子矩阵，深　度为Ｐ。译码器通过控制器来控　制ＣＮＵ和ＶＮＵ并行处理和译码　＿１＿０　＿ｌＩ】‘・’　１　迭代次数，同时控制Ｒ…深度Ｐ　图１校验节点信息　其中Ａ…是由单位矩阵、循环矩阵或全零　值来实现码长的变换。　处理单元结构图　图２变量节点信息处理单元结构图　阵，其大小都是ｐｘｐ，整个Ｑｃ—ＬＤＰＣ码的校验　【２Ｊ　Ｚｏｎｇｗａｎｇ　Ｌｉ，Ｌｅｉ　Ｃｈｅｎ，Ｌｉｎｇｑｉ　Ｚｅｎｇ，Ｓｈｕ　矩阵Ｈ由ＭｘＬ个Ａ…矩阵构成。　Ｌｉｎ　ａｎｄ　Ｗａｉ　Ｈ．Ｆｏｎｇ．Ｅｆｉｆｃｉｅｎｔ　Ｅｎｃｏｄｉｎｇ　ｏｆ　２多码长的译码器设计　Ｑｕａｓｉ－－Ｃｙｃｌｉｃ　Ｌｏｗ－Ｄｅｎｓｉｔｙ　Ｐａｒｉｔｙ－Ｃｈｅｃｋ　Ｃｏｄｅｓ．　在不改变校验矩阵Ｈ的行重和列重情况下　ＩＥＥＥ　Ｔｒａｎｓ．Ｃｏｎｍｍｎ，Ｊａｎｕ２００６，５４（１）．　（即相同的ＣＮＵ和ＶＮＵ），只需改变Ｐ值就可以　ｆ　３１　Ｊｉｎｇｈｕ　Ｃｈｅｎ　ａｎｄ　Ｍａｒｃ　Ｐ　Ｃ　Ｆｏｓｓｏｒｉｅｒ．Ｎｅａｒ　实现变码长的ＬＤＰＣ码译码器。由于Ｑｃ—ＬＤＰＣ　Ｏｐｔｉｍｕｍ　Ｕｎｉｖｅｒｓａ１　Ｂｅｌｉｅｆ　Ｐｒｏｐａｇａｔｉｏｎ　Ｂａｓｅｄ　码的校验矩阵中，每个循环子矩阵的每行每列只　Ｄｅｃｏｄｉｎｇ　ｏｆ　Ｌｏｗ－－ｄｅｎｓｉｔｙ　Ｐａｒｉｔｙ　Ｃｈｅｃｋ　Ｃｏｄｅｓ．　有一个非零元素，因此译码器可以在每个子矩阵　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，　里进行串行数据处理，而在子矩阵之间进行并行　２００２．５Ｏ（３３）：４０６－＿４１４．　数据处理，提高了译码器的处理速度。下面介绍　图３译码器的整体结构图　［４Ｊ　Ｔｏｎｇ．Ｚｈａｎｇ．Ｅｆｆｉｃｉｅｎｔ　ＶＬＳＩ　Ａｒｃｈｉｔｅｃｔｕｒｅｓ　ｆｏｒ　ＣＮＵ和ＶＮＵ的设计。　表１各码长的资源利用率　Ｅｒｒｏ卜ｃｏｒｒｅｃｔｉｎｇ　Ｃｏｄｉｎｇ．Ｐｈ．ｎ　ｄｉｓｓｅｒｔａｔｉｏｎ，　Ｕｎｉ—　２．１校验节点信息处理单元　十　黜Ｉ５０　涨蚴羁ＩＩ艄　ｖｅｒｓｉｔｙ　ｏｆ　Ｍｉｎｎｅｓｏｔａ　Ｊｕｌｙ．２００２＂５　１—７７．　校验节点信息处理单元（ＣＮＵ）负责译码器　｝№　５ｌｉｃ苣Ｉ搬６ｌ嗣㈣６７ｌＩｃ蜉ｊｉ》７ｌ９ｌ　２ｊ；》　校验节点数据更新，即对应于校验矩阵中行数据　５缸Ｂ　脚珊２　７ｌｊ０。蹦≈　更新。每个ＣＮＵ单元对应于校验矩阵的行重，　｝　喇ｌＬＩ】鱼２７３９２　ＩＵ琊２｛；）麟０（１ｊ｛；）脚卵｛；》　不同的行重有不同的ＣＮＵ单元。本设计采用四　！｛＿　鼠％玎６　３ｌ。７｛；）１０。９１；）４ａ　目　种行重５、６、７和８，因此整个译码器有４个　却－Ｉ　●单　如曲！　ＣＮＵ单元模块，即将整个校验矩阵行分成４块，　３译码器实现结果　每一块复用一个ＣＮＵ单元。图１为ＣＮＵ单元的　现采用ＸＩＬＩＮＸ公司的Ｖ２ＰＲＯ系列的　结构图。ＣＮＵ是将校验节点取出的数据信息先进　ＸＣ２ＶＰ３０芯片实现了１０２４码长、２０４８码长和　行数据分离，然后绝对值部分取出最小值在与归　多码长，码率为１　的ＬＤＰＣ译码器。使用　责任编辑：张雨　一１９—