一种二_五进制计数器的设计与制作

微电子学Microelectronics

Vol.27,№.1Feb.1997

一种二-五进制计数器的设计与制作

曹　阳

(电子工业部第24研究所,重庆,630060)

摘　要　采用ECL技术研制了一种二-五进制计数器SE1678。文章主要介绍了该器件的工作原理、版图和工艺设计及器件的性能分析等。最终产品典型工作频率可达550MHz,最高电路翻转频率可达750MHz,功耗电流典型值为120mA。关键词　数字集成电路　ECL　计数器中图法分类号　TN431.2

TheDesignandFabricationofaBinary-to-QuinaryCounterIC

CAOYang

SichuanInstituteofSolid-StateCircuits,Chongqing630060

Abstract　Abinary-to-quinarycounterIChasbeenfabricatedusingveryhigh-speedECLIC

process.Theprincipleofoperation,layoutandprocessdesignaredescribed.Thefinishedproducthasatypicaloperatingfrequencyupto550MHz,amaximumtogglefrequencyof750MHzandpowerconsumptionof120mA.

Keywords　DigitalIC,Counter,ECLEEACC　1265Z,2570B

1　引　言

SE1678是一种具有÷2和÷5功能的二-五进制计数器,通过外部连接还可以完成÷10功能。它广泛地应用于航空、航天、雷达、通讯、导航等需要频率综合的系统上。该器件属ECL亚毫微秒系列的中规模集成电路。器件芯片面积较大,采用现有的超高速ECL集成电路制造工艺制作。设计中,采用了对称分布单元设计的方法,双层铝布线,为电路整体布局设计和各单元之间的连接提供了方便。

收稿日期:1996—03—292　电路的工作原理

SE1678由四个D型ECL触发器组成,其逻辑结构如图1所示,功能如表1所示。

图1　SE1678逻辑结构图

　56曹　阳:一种二-五进制计数器的设计与制作1997年　

表1　SE1678功能表

C1----CP--C2------CP

RHLLL

SLHLL

Q001÷2--Q0非10÷2--Q101--÷5

Q201--÷5

Q301--÷5

Q3非10--÷5

　　时序波形图如图2所示。第一级触发器可单独完成÷2功能,后三级触发器完成同步计数÷5功能。SE1678各级触发器均由时钟上升沿触发,并且具有公共的“复位”和各自独立的“置位”输入端。“复位”和“置位”端不受时钟输入的控制,可随时对各级触发器进行“复位”和“置位”操作。各级触发器都有输出引出端,并且第一级触发器和第四级触发器还设计有相应的互补输出引出端。

复位”和“置位”输入分别是R和S,QD2,“

和Q端是数据输出。电路工作时随着第一个时钟脉冲信号的下降沿来临,数据送入触发器的主触发器,时钟上升沿来临时,数据由主触发器传送到从触发器,同时封锁D端输入。这种触发器具有边沿灵敏、主从锁存、速度快、可克服“空翻”等优点,是ECL计数器中常用的一种触发器。

主触发器的下层参考电平低于从触发器的下层参考电平,使触发器在时钟下降沿来临时,首先封锁住主触发器与从触发器之间的数据传递,再输入D数据;当时钟上升沿来临时,则先封锁住主触发器的D数据输入,再打开主从触发器之间的数据联系,从而防止了触发器电平转换时产生误动作,保证了器件可靠地工作。

图2　时序波形图

　　SE1678中所用的D型ECL触发器电路如图3所示。这是一种边沿触发的D型主从触发器。它有两个相“或”的时钟输入端或”的数据输入端D1和C1和C2,两个相“

3　工艺及版图设计

ECL集成电路的平均延迟时间tpd是与晶体管的电学参数及电路的寄生现象密切相关的。要想获得较小的tpd值,就必须降低基区串联电阻,并使电路的各种寄生电容减至最小。其主要途径就是从工艺上减小器件的几何尺寸,控制晶体管的杂质浓度分布,改善器件的隔离方法等。

采用PN结对通隔离工艺和泡发射极技术可减小晶体管的面积,提高器件的集成度,还可以减小器件的寄生电容,有利于器件工作速度的提高。图3　D型ECL触发器电路原理图　第1期曹　阳:一种二-五进制计数器的设计与制作57　

　　在集成电路工艺设计与制作时,除了考虑晶体管本身的EB、CB、CE击穿外,还要考虑外延层与衬底间的CS击穿。由于衬底和隔离槽是相通的,而且总是接最低电位,所以

但由于CS结一般都要承受较高的反向电压。衬底一般是高阻的p型材料、外延层和衬底之间的击穿电压较高,此外,隔离扩散是深结扩散,结的杂质浓度梯度较小,使隔离槽和外

延层之间的击穿电压也很高,所以,在正常工艺条件下,CS击穿电压比其他三种击穿电压都高,不会构成晶体管使用中的限制因素。在其他三种击穿电压中,EB结击穿电压最低,由基区扩散杂质浓度决定,一般在5～6V之间,这是因为ECL电路中晶体管均正向运用,EB结不需要很高的耐压。因此,实际应用中只考虑CE击穿电压和CB击穿电压。根据常用的雪崩击穿机理,它们之间的关系为:　　　

　　BVceo=BVcbo/4󰀁(1)

因为󰀁大于1,所以BVceo小于BVcbo,因此,我们只须考虑CB结的击穿电压。影响CB击穿电压的主要因素有:1)外延层厚度,2)外延层电阻率,3)基区结深。由于该器件为典型的ECL电路,工作电压为_5.2V,所以一般BVceo≥7V就足够了。如果󰀁设计为50,根据(1)式,可得到:

　　BVcbo=BVceo×4󰀁󰀁7V×450

=19V(2)PN结的击穿电压取决于电阻率较高一侧材料的电阻率,也取决于结面的杂质浓度

1〕

梯度。对于电阻率为0.25󰀂󰀁cm外延层〔,如果基区扩散结深为0.6 m,则其击穿电压可达到30V左右。但实际上,外延层电阻率因埋层杂质的掺杂而下降。如果基区扩散进入了埋层掺杂的区域,则CB结穿通。因此,要防止CB结穿通,就要求外延层有一定的厚度,这一厚度可由埋层上推距离和基区结深估算出来。

在器件的工艺制作上,我们采用砷做为埋层扩散杂质,根据工艺条件计算出砷埋层

〔1〕

上推距离约1.8 加上基区扩散结深m。

0.6 m,我们可以设计的外延层厚度约为3

m。为了减小发射区面积,降低结电容,提高器件的工作频率,采用了泡发射极工艺。为改善芯片参数的分布均匀性,利用离子注入作基区杂质扩散。关键工艺参数如下:

低硼方块电阻=600󰀂/□,

高硼方块电阻=60󰀂/□。单管参数如下:

　　　　Vebo≥5V,Vcbo≥20V,　　　　Vceo≥7V,󰀁≥50,

　　　　Vbe≤0.8V/2mA。

对于数字逻辑器件,发射区有效周长一般取0.16mA/ m。

在版图设计上,各触发器的门三极管均为双集电极和双基极结构,以降低晶体管的集电极和基极串联电阻,改善晶体管的频率特性。二极管则为三极管CB短接结构,利用三极管的EB结来制作二极管,因为这种形式的二极管具有存贮时间短、无寄生效应等特点。射极跟随器采用单集电极、双基极结构。为适应器件大电流工作需要,输出管均为双集电极、三基极、双发射极结构。根据对1 m厚的铝层的推算,我们设计铝线的工作电流为1mA/ m。版图设计时,通过适当地加宽电源铝引线,并采用双Vcc键合点,以适应大工作电流的需要。版图布局上则采用对称单元均匀分布技术,改善了器件的热分布特性,减小了各单元之间的引线长度,进一步提高了器件工作的可靠性。

设计出的版图具有以下特点:

(1)由于输出管工作电流较大,为了便于散热,使管芯的热分布均匀,器件的所有输出管均安排在版图的周边,且分布均匀,防止局部热点使电路失效。

　　(2)因为器件工作速度较高,为防止各触发器间的相互干扰,设计时将各触发器分布在版图的四个角上。为减小光刻的套准误差,

　58曹　阳:一种二-五进制计数器的设计与制作1997年　

使门电路获得对称的互补输出,设计时,尽量使各耦合门晶体管排列方向一致。

(3)为缩短内引线长度,减小由于布线带来的信号延迟,设计时,将参考源安排在版图中间,各触发器内部尽量采用一次布线,各触发器之间的逻辑连接用二次布线来完成。

具有÷2和÷5功能,最高工作频率达550电路工作温度MHz(÷2)和400MHz(÷5)。

范围宽(-55～+85°C),负载能力强(VR=-2V,RT=50󰀂),功耗低(≤120mA),各项性能指标均优于国外同类产品,可广泛应用于各种频率综合系统。

参

考

文

献

4　结束语

采用ECL工艺技术和对称单元设计方法制作了SE1678二-五进制计数器。该产品

1978

1　复旦大学微电子教研组.集成电路设计原理——

双极型逻辑集成电路.北京:人民教育出版社,

曹　阳　男,工程师,1964年生,1984年毕业于吉林大学电子科学系半导体物理专业,1991年获西

安电子科技大学工学硕士学位。现在24所从事双极数字分频器系列集成电路和高速8位A/D转换器等电路的研究与开发工作。

󰀁简　讯󰀁

飞利浦推出新型分立功率MOSFET工艺

据Semicond.Int′l1996年第12期报道:飞利浦半导体公司已推出一种用于分立功率MOSFET器件的TrenchMOS工艺技术,该技术可以在汽车等电流可达50A的应用中获得很低的导通电阻值。

在TrenchMOS器件中,多晶硅栅是做在P+掺杂区旁边的一个沟槽中,器件的沟道垂直地制作在沟槽的墙上,所以电流也几乎垂直流动。据称,TrenchMOS器件的阻值仅有沟道水平制作在多晶下的传统器件的一半左右,且传统器件中限制电流流动的毗邻单元间的JFET效应已也消除。这种沟道结构还可满足特征尺寸进一步减小的要求,以获得更低的RDS(on)值。成千上万个这种具有六角型结构的MOSFET晶体管,可并行连接起来形成一个完整的器件。

先进CMOS生产使用的加工设备和方法已用来制造TrenchMOS器件,用步进光刻技术替代了投影式光刻,以满足更小特征尺寸、层间更精确对准和将来亚微米图形的需要。现在的沟道宽度是1 m,可以形成11 m的单元间距和9600单元/mm2的密度。飞利浦公司现在正在开发9 m单元间距工艺,可得到90m󰀂󰀁mm2的单元电阻和6m󰀂的最大RDS(on)值(典型值仅为4.8m󰀂)。

TrenchMOS工艺对用户而言的最大好处是可以满足内含源-栅齐纳二极管的要求,它可提供高达2kV的ESD保护,而且设计和产品制造都简便廉价。采用该工艺制作的更低阻值器件,在较高环境温度下比表面组装器件工作特性更好。器件尺寸可以根据电流和热耗进行折衷。据该公司介绍,与传统器件相比,相同RDS(on)值的TrenchMOS器件的芯片尺寸要减小50%,而有相同电流处理能力的TrenchMOS器件的芯片尺寸要减小35%以上。该公司目前正在开发具有更低峰值电压容隙的TrenchMOS器件,以使器件工作电压从55V降低到30V,甚至更低,从而得到更低的RDS(on)器件。(东　立)