前向纠错技术在高速PON中的应用研究

第３４卷第ｌ０期　电字工蠢师　ＶｏＩ．３４　Ｎｏ．１０　２００８年１０月　ＥＬＥＣＴＲＯＮＩＣ　ＥＮＧＩＮＥＥＲ　０ｃｔ．２０ｏ８　前向纠错技术在高速ＰＯＮ中的应用研究　刘　雷　，胡庆生　，马运亮　（１．东南大学集成电路学院，江苏省南京市２１００９６；　２．东南大学射频与光电集成电路研究所，江苏省南京市２１００９６；　３．许继电气股份有限公司，河南省许昌市４６１０００）　摘要：介绍了ＦＥＣ（前向纠错）技术在ＰＯＮ（无源光网络）中的应用方式，分析了高速ＰＯＮ对　ＦＥＣ的要求，研究了适用于高速ＰＯＮ的ＦＥＣ码型。通过分析常用Ｒｓ和ＢＣＨ等单码的误码率、码长　和冗余度等性能，提出了适用于高速ＰＯＮ的ＦＥＣ方案，并对实现原理和硬件复杂度进行了分析，用　Ｖｅｒｉｌｏｇ语言实现了该方案。仿真和分析结果表明，采用ＲＳ（２５５，２２３）码可以满足高速ＰＯＮ的应用需　求，对其关键电路采用并行处理的方法完全可以实现１０　Ｇｂｉｔ／ｓ的速率。　关键词：ＰＯＮ；前向纠错；ＲＳ；ＢＣＨ　中图分类号：ＴＮ４９１　Ｏ引言　１　ＦＥＣ在ＰＯＮ中的应用　ＥＰＯＮ（以太网无源光网络）将以太网技术与ＰＯＮ　ＦＥＣ编码技术在长距离高速光纤通信中有广泛应　（无源光网络）技术结合，其目标是用最简单的方式实　用。在传输的数据位中加入纠错码，可降低误码率，提　现ｌ点到多点的拓扑结构，这样可以大量采用以太网　高线路的抗干扰能力，增大两个中继之间的传输距离；　技术成熟的芯片，实现、维护简单，成本相对较低，扩展　亦即可以减小发送端的发射功率，降低系统成本，提高　和升级相对容易，可以降低初始成本和运行成本。为　经济效益。虽然引入ＦＥＣ在码字上会带来一定的开　了满足未来用户对带宽的要求，１０　Ｇｂｉｔ／ｓ　ＥＰＯＮ应运　销，加大系统的延时，增加设备的复杂度和成本，但总　而生，ＩＥＥＥ于２００ｏ年制定了关于１０　Ｇｂｉｔ／ｓ以太网的　体来看还是利大于弊，值得在高速ＰＯＮ中推广。　标准（ＩＥＥＥ　８０２．３ａｅ），而１０　Ｇｂｉｔ／ｓ　ＥＰＯＮ的标准　从图ｌ可以看出１０　Ｇｂｉｔ／ｓ　ＥＰＯＮ的物理层由　（ＩＥＥＥ　８０２．３ａｖ）也正在讨论之中。１０　Ｇｂｉｔ／ｓ　ＥＰＯＮ的　ＰＣＳ、ＰＭＡ（物理媒质附加子层）和ＰＭＤ（物理媒质相　优势不仅体现在其速度上，同时继承了传统以太网的　关子层）３个子层组成，ＦＥＣ编解码器在ＰＣＳ中。　灵活性、可升级性及技术简单的特点，并且该技术还引　光网络单元　光线路终端　入了对广域网的支持，使其应用范围更加广阔。　到目前为止，１０　Ｇｂｉｔ／ｓ　ＥＰｏＮ的国际标准尚未最　后提出，仍有较多技术细节值得研究，其中应用在ＰＣＳ　（物理编码子层）的ＦＥＣ（前向纠错）技术就是一个方　面。ＦＥＣ利用一种预定的运算法则，将冗余比特和传　送的数据一起发送，在接收端可以检测并纠正在传输　过程中可能产生的多个比特错误。在１０　Ｇｂｉｔ／ｓ的高　速率情况下，为保证ＥＰＯＮ中信息的可靠传输，需要纠　错能力更强的ＦＥＣ技术。使用更强的ＦＥＣ码还可以　降低对系统中器件的要求进而降低成本，比如可以降　低对光发射机的发射功率的要求或者降低光接收机的　灵敏度。本文对ＦＥＣ在１０　Ｇｂｉｔ／ｓ　ＥＰＯＮ中的应用进　行了研究，并给出了相应的解决方案。　图１光网络单元与光线路终端ＰＣＳ功能模块　收稿日期：２００８－０６－１０；修回日期：２００８－０７．１０。　・ｌ２・　第３４卷第ｌＯ期　刘雷，等：前向纠错技术在高速ＰＯＮ中的应用研究　・微电子与基础产品・　ＲＳ（协调子层）的功能是把ＸＧＭＩＩ接口（ＭＡＣ到　物理层的１０　Ｇｂｉｔ／ｓ接口）的信号传送给后续单元。　ＰＣＳ位于物理层的最上层，负责把数据编成适合　物理媒质传输的码组，主要是将ＸＧＭＩＩ发送的数据进　行编解码。其中，编码方案采用的是６４ｂ／６６ｂ线路编　码与ＦＥＣ编码相结合的方式。６４ｂ／６６ｂ编码类似于以　太网中的８ｂ／１０ｂ编码，它根据８个ＸＧＭＩＩ接口的控　制信号把６４位的数据块或者控制块编码成６６位数　据，以便ＰＣＳ其他部分使用。　扰码器可以平衡６４ｂ／６６ｂ编码之后的０／１转换密　纠正传输过程中可能产生的错误。校验位的插入会导　致传输速率的提升。　变速箱（Ｇｅａｒｂｏｘ）将输入的６６路低速数据转换成　ｌ６路高速数据输出。　ＰＭＡ负责数据的并串／串并转换，从而为ＰＣＳ提　供一种与媒质无关的传输方法。物理层的最下层是　ＰＭＤ，负责串行比特流的传输，以及　电信号转换，把　输入的电压变化为合适的光脉冲。　２适用于高速ＰＯＮ的ＦＥＣ码型　目前，在光通信中应用的ＦＥＣ技术分可为３　类　，如表１所示。　度，从而使接收端时钟恢复电路易于实现，之后开始　ＦＥＣ编码，后者会在数据中插入校验位，以便于解码器　表１光通信中的ＦＥＣ码型　第ｌ类：以ＢＣＨ、ＲＳ等单码为代表的纠错码。ＲＳ　码是一类具有很强纠错能力的多进制ＢＣＨ码，它不仅　可以纠正随机错误，还能够纠正突发错误，硬件复杂度　要满足误码率的要求就需要找到纠错能力较强的　ＦＥＣ。　相对较低，解码延时小，特别适合在光通信网络中应　用。　ｂ）适中的冗余度和码长。由于ＰＯＮ的帧结构中　有很多开销，为了保证带宽的利用率，ＦＥＣ的冗余度不　能太大，一般认为冗余度要小于２５％。ＥＰＯＮ中规定　的码长要与以太网协议（ＩＥＥＥ　８０２．３）的帧长度相适　第２类：由ＢＣＨ码和Ｒｓ码等构成的采用硬判决　技术的级联码。级联码的特点是纠错能力很强，但由　于在外码与内码之间需要加入交织器，硬件复杂度相　对较高，解码延时较大。　・应，从效率和实时性角度考虑，码长应该与以太网协议　的帧长度相近，以太网中帧长度最大为ｌ　５１８字节，所　以码长最好小于ｌ　５１８字节。第２类ＦＥＣ使用行列交　织器时，码长较长，不适合码长的要求，如果选择合适　的交织器，可以把码长限制在要求范围内。第３类　ＦＥＣ中ＬＤＰＣ要求的码长一般要大于以上要求。　ｅ）低复杂度。成本高是ＰＯＮ系统大规模使用的　主要瓶颈，ＦＥＣ的编解码比较复杂时，在ＶＬＳＩ实现时　需要大量的门电路和存储器，这就加大了ＰＯＮ系统的　成本。所以从实用的角度来看，ＦＥＣ的实现复杂度不　能太高。　结合高速ＥＰＯＮ中ＦＥＣ码型的特点，可以发现在　第３类：采用软判决技术解码的Ｔｕｒｂｏ码和ＬＤＰＣ　（低密度校验码）。其中ＬＤＰＣ是一种接近Ｓｈａｎｎｏｎ限　的纠错码，纠错能力极强，研究表明，ＬＤＰＣ码可以在　４０　Ｇｂｉｔ／ｓ时提供１　ｌ　ｄＢ的编码增益。但由于其实现复　杂，目前业界还未见成熟的商用超强ＦＥＣ芯片。　由于高速ＰＯＮ系统的ＦＥＣ码型还没有十分成熟　的方案，本文分析了高速ＰＯＮ系统的特点，研究了　ＰＯＮ系统对ＦＥＣ的编码增益、码长、码率及实现复杂　度等方面的要求，总结出在高速ＰＯＮ中应用的ＦＥＣ　码型应具有以下特点：　上述３类ＦＥＣ技术中，纠错能力较强的单码方案是一　种可行的方案。属于第２类的实现复杂度较低的级联　码也是一种不错的选择。本文的研究重点为单码方　案。　・ａ）高编码增益。一方面，较高的编码增益可以减　小发射的光功率、光链路的增益和对接收机的灵敏度　的要求；另一方面，由于ＰＯＮ的上行工作在突发模式　下，突发的信号比连续的信号造成的误码率更大，所以　１３・　・微电子与基础产品・　电子工穗师　２００８年１Ｏ月　３常用单码的误码率分析啦　ｍ　ｍ　ｍ　４　ＲＳ（２５５，２２３）编解码复杂度分析　Ｒｓ码由于具有效率高、编译码简单和译码时延固　定等特点，尤其是其具有纠突发错误的能力，因此在　ＩＴＵ．Ｔ　Ｇ．９７５和Ｇ．７０９中ＲＳ（２５５，２３９）码被建议为光　通信的ＦＥＣ标准，并已广泛应用于光纤通信系统中。　ＲＳ（２５５，２２３）虽然纠错能力较强，但其复杂度也　较其它Ｒｓ码型高。下面对其占用硬件资源作具体分　析。ＲＳ（２５５，２２３）编码器主要由线性反馈移位寄存器　组成，原理框图如图３所示。　而ＢＣＨ码也是广泛使用的纠错码之一，研究表明，在　ＡＷＧＮ信道环境下，与相同码长和码率的Ｒｓ码相比，　ＢＣＨ码的编码增益要高出０．６　ｄＢ　。因此，本文用基　于Ｃ语言的仿真平台对ＲＳ和ＢＣＨ的几种典型码型　进行了纠错能力的仿真。ＥＰＯＮ的光纤信道中的错误　主要由散粒噪声和热噪声导致，这些噪声主要引起随　机错误，因此在仿真分析中，在信道中加入的是随机错　误。图２为ＲＳ和ＢＣＨ码误码率的分析结果。　－－ｏ－ＲＳｔ２５５，２２３）；－－＋－ＲＳ（２５５２３Ｉ）；－－ｉｔ，－ＲＳ（２５５２３９）；…ＢＣＨ（４３９５，４３２０）　图２常用ＲＳ与ＢＣＨ码误码率　由图２可以看出，在４种码中，ＲＳ（２５５，２２３）的纠　错能力最强，ＲＳ（２５５，２３１）次之，ＢＣＨ（４３５９，４３２０）最　弱。表２给出了各种单码的性能比较，其中ＲＳ（２５５，　２２３）的编码增益可以达到７．５　ｄＢ，但其开销也最大。　表２常用单码的性能比较　眦码型纠　力　／ｂｉｔ通过表２可发现，ＢＣＨ码在纠正随机错误方面性　能略好于ＲＳ码，且解码器复杂度较低。而ＲＳ码是一　类具有很强纠错能力的多进制ＢＣＨ码，虽然复杂度较　高但却能够纠正突发错误。从编码增益、纠正错误的　类型、码长和复杂度等多方面考虑，发现ＲＳ（２５５，２２３）　码能够基本满足１０　Ｇｂｉｔ／ｓ　ＥＰＯＮ对ＦＥＣ码的要求。　．１４・　图３　ＲＳ（２５５。２２３）编码器原理框图　由图３可以看出，编码器主要是由３２个有限域乘　法器、３２个有限域加法器、３２个８位移位寄存器组成。　解码器的原理框图如图４所示，主要分成伴随式　计算单元、解关键方程单元、错误位置和错误值计算单　元３个部分。　数据　输　图４　ＲＳ解码器原理框图　解码过程分为以下步骤：　ａ）解码器接收到编码后的数据Ｒ（　），由Ｒ（　）计　算伴随式Ｓ＝（Ｊｓ。，Ｓ　．．，ｓ　），　２５４　ｓ　＝Ｒ（　）＝∑　（　‘）　０≤　≤３１　ｂ）用ＢＭ算法求错误位置多项式ｏｒ（ｘ）；　Ｃ）用钱氏搜索求出ｏｒ（ｘ）的根，确定错误位置；　ｄ）用福尼算法由错误位置数求得错误值，得到错　误图样Ｅ（　）；　ｅ）用在ＦＩＦＯ中存储的　（　）异或　（　）就是解码　后的数据，完成纠错过程。　伴随子计算电路如图５所示，得到Ｉｓ。，．ｓ　，…，５，，　如果伴随式不为０，就认为数据在传输过程中受到破　坏，有错误产生，需要纠错。反之，认为数据没有损坏，　不需要纠错。　图中Ｏ表示有限域乘法器，Ｏ表示有限域加法器。　从中可以看出该电路共有３２个有限域乘法器和３２个　有限域加法器，并有３２个触发器。　・　记ｏｒ（　）＝１＋ｏｒｌ　＋ｏｒ２　＋…＋ｏｒ　‘，伴随式计　算完成后，经过推导可以得到求解错误位置多项式的　第３４卷第１０期　刘雷，等：前向纠错技术在高速ＰＯＮ中的应用研究　・微电子与基础产品・　关键方程　引：　Ｓ（ｘ）　（　）＝ｏＪ（ｘ）ｍｏｄ（ｘ　‘）　（１）　图５伴随式计算电路　这里用ＢＭ算法求解关键方程。首先假设两组初　值，利用迭代算法求得　（　），求解过程如下：　ａ）设初值为：　‘－Ｊ）（　）＝ｌ，∞‘　（　）＝０，　Ｄ（一１）＝０，ｄ—ｌ＝１；　‘。　（　）＝１，∞‘∞（　）＝０，０（０）　＝０，ｄ０＝　１。　ｂ）定义ｄ，为第ｄ…步与ｄｆ步迭代结果的差值，　ｏ０）　＝　＋∑Ｓｊ＋Ｉ－ｉ　（２）　式中：ｏ（ｊ）：０￣０－‘　’（　）；　’是　‘　（　）＝ｌ＋　’　＋　＋…＋　臻　中　的系数。　如果　＝０，则将式（２）代人式（１），则有：　‘　（　）＝　‘　）　‘　’’（　）＝ＯＪ‘　（　）　ｏ（ｊ＋１）＝Ｄ（　）　并根据（２）计算ｄ…，继续下一步迭代。　如果ｄ　≠０，则找出　行之前的　行，此行在　行之　前的所有行中ｉ—Ｄ（　）值最大，且ｄ　≠Ｏ。于是：　‘　’（　）：　‘　（　）一ｄ　．『’　－。　‘　’（　）　‘　’　（　）＝　ＯＪ‘　）一ｄ　一　ｔ＿Ｏ‘　（　）　ｃ）计算ｄ…，并重复步骤ｂ。这样经过３２（２￡）次　迭代后得到的　∞　（　）、　０　’（　）就是所求的错误位置　多项式ｏ－（　）和错误值多项式∞（　）。　ＢＭ算法求解关键方程需要４９个加法器和９８个　乘法器　。　接着用钱氏搜索法寻找错误位置，该方法将迦罗　华域中所有的Ｏｌ‘（０≤　￣＜２５４）依次代入错误位置多项　式：　（　）＝∑ｏｉ＝０　－ｉ　式中：ｅｒｒ是信道中产生的实际错误个数，对于这个　ＲＳ（２５５，２２３）码最大不超过１６。如果　（　‘）＝０，则表　示第ｉ位是一个错误位置，由此方法可以找出所有的　错误位置。　Ｒｓ码是多进制码，找到错误位置后还必须知道错　误值才能纠错，这个过程用福尼算法来完成。　福尼算法的计算公式是：　－－　ｉ—　：　（　）　：一　Ｏ／ｉ式中：　（　）是　（　）的导数；　＝　’是错误位置对应　的本原形式。　ＸＯ＂　（　）　＝　ｌ　＋　３　＋　５　’＋　７　即　（　）的所有奇数项之和。当　＝　‘（０≤　≤２５４），　解码器通过计算求得　（　），　（ａ‘）的奇数项和　（　），从而得到错误位置和错误值，这样将ＦＩＦＯ中　相应位置上的数值与错误值相异或，即可得到正确的　码字。　错误位置和错误值计算单元包括３２个有限域乘　法器和３２个数据选择器。　分析可知，ＲＳ码占用的硬件资源基本上由其纠错　能力决定。由于纠错能力是ＲＳ（２５５，２３９）的２倍，其　所占用的硬件资源也是ＲＳ（２５５，２３９）的２倍左右。当　然，也可采用各种优化方法对硬件资源进行优化。　５系统功能仿真　本文的Ｒｓ（２５５，２２３）编解码器用Ｖｅｒｉｌｏｇ　ＨＤＬ设　计并用Ｑｕａｒｔｕｓ　ＩＩ软件和Ｍｏｄｅｌｓｉｍ进行了综合和仿真，　仿真波形如图６所示。图中ｍｅｓｓａｇｅ表示输入数据１，　２，…，２２３；ｅｎｃｏｄｅｄ表示编码后数据，其中校验位为　１６９　２５０　５２　０２　２３５　１９３　１５５　２０１　１４３　６４　０３　２５　１７４　２７　１５５　０９　４９　２２６　１７９　１９３　９２　１４０　１９４　６５　２０１　２８　９１　６６　０８　９９　２０６　４４；ｒｅｃｅｉｖｅｄ表示解码器接收到的数据，仿真过　程中加人了１３个错误。　＾　Ｉ　ｃ　●　图６　１￣（２５５，２２３）编解码器功能仿真波形　在图６的位置Ａ处，当ｄａｔａ—ｐｒｅｓｅｎｔ为高时开始输　入数据ｍ＠ｓｓａ￣ｅ，输入２２３个数据后，ｄａｔａ—ｐｒｅｓｅｎｔ置　低，停止输入数据。ｍｅｓｓａｇｅ输入的同时将ｅｎｅ一＠ｎａ置　高，开始编码，ｅｎｃｏｄｅｄ最后３２个数据为校验位。ｅｎｅ—　ｅｎａ置低时编码结束，见图中位置Ｂ。　在图６的位置ｃ处，当钱氏搜索完成，即将开始　福尼算法计算错误值时，将ｄｅｃ—ｖａｌｉｄ置高，表示解码　后的数据即将开始输出，同时从ＦＩＦＯ中读出接收信　号ｒｅｃｅｉｖｅｄ，用此数据与福尼算法计算出ｅｒｒｏｒ值相异　或，即为解码后的数据。　图７为图６位置Ａ处的展开图，可见ｄａｔａ—ｐｒｅｓｅｎｔ　置高后，开始输入数据ｍｅｓｓａｇｅ：１，２，…，２２３；＠ｎｏ—ｅｌｌａ　・１５・　・微电子与基础产品・　电字工蠢师　２００８年１Ｏ月　置高后开始编码，ｅｎｃｏｄｅｄ输出的数据为信息位１，２，　…，２２３。　图７图６的Ａ位置波形展开图（编码开始时）　图８对应图６位置Ｂ处的展开波形。ｄａｔａ＿ｐｒｅｓｅｎｔ　置低后，停止输入数据，这时编码器输出３２个校验位：　１６９　２５０　５２　２　２３５　１９３　１５５　２０１　１４３　６４　３　２５　１７４　２７　１５５　９　４９…。从图８中还可以看出，仿真过程中人为地在信　道中加入了错误，即图中２１８　２１４　２１５等数据，由于错　误分布较散，图中没有给出所有错误。　图８图６的Ｂ位置展开图（校验位部分）　图９为图６解码部分位置Ｃ的展开波形。可以看　出，ｄｅｃ—ｖａｌｉｄ置高，钱氏搜索完成，开始纠错。图中ｅｒ．　Ｆｏｒ表示错误值，如ｅｒｒｏｒ＝１０表明第１个错误值为ｌＯ。　ｅｒｒＣｎｔ表示目前已经检测到的错误数。一个时钟周期　后从ＦＩＦＯ读出的ｒｅｃｅｉｖｅｄ数据与ｅｌＴｏｒ值异或，得到　的ｄｅｃｏｄｅｄ＿ｏｕｔ即为解码输出数据，同时解码器已经将　第１个错误纠正。解码后的数据为ｌ　２　３　４　５…。　◆ｒ，ｔ￣ｔｉ　●ｍ　◆抽　＾　Ｊ州　¨＾－　ｍ－　●＾■，－　・哺　蕾●，畸　－哪Ｏ■　¨　＿＿　时＾　－　量●　－ｌｃ　◆　＿．．加　＾＿＾　图９图６中Ｃ位置展开图（解码开始部分）　由图１Ｏ可以看出，解码器已经检测出所有１３个　错误（见ｅｒｒＣｎｔ行），错误值分别为８Ｏ　８　１　２　３…（见ｅｒ．　ｒｏｒ行），纠错后的数据见ｄｅｃｏｄｅｄ—ｏｕｔ行，至此纠错过　程完成。　图１Ｏ图６中Ｄ位置展开图（解码完成）　６　１０　Ｇｂｉｔ／ｓ￣ｓ（２ｓ５，２２３）解码器的方案设计　ＩＴＵ—Ｔ　Ｇ．９７５标准建议以２．５　Ｇｂｉｔ／ｓ速率的编解　－１６・　码器为基础，完成高传输速度光纤系统的ＦＥＣ，其推荐　码型为ａｓ（２５５，２３９）。ＲＳ（２５５，２２３）解码器中，码长　为２５５个字节，伴随式计算、钱氏搜索和错误值、错误　值计算以及纠错输出单元均需要２５５个周期，而解关　键方程模块约需７０个周期，且各个模块之间的调用需　要握手信号，因此可以采用４路并行复用同一个ＢＭ　单元的方式实现１０　Ｇｂｉｔ／ｓ　ＲＳ（２５５，２２３）解码器　Ｊ。　图１１为该方案的原理框图。图中，为了充分利用ＢＭ　算法单元，伴随式计算完成后将数据存入缓冲区，由控　制单元控制缓冲区中的数据依次进入ＢＭ算法单元。　相应的关键方程求解完毕以后，立刻开始错误位置和　错误值计算，并将计算结果送到数据纠错单元，纠错并　输出数据。这样４路数据并行处理即可达到１０　Ｇｂｉｔ／ｓ　的速率要求。　图ｌ１　１０　Ｇｂｉｔ／ｓ　ＲＳ（２５５。２２３）解码器结构　７结束语　本文在分析多种ＦＥＣ单码的基础上，提出一种比　较适合于１０　Ｇｂｉｔ／ｓ　ＥＰＯＮ的ＦＥＣ方案：Ｒｓ（２５５，　２２３）。目前ＩＥＥＥ　Ｐ８０２．３ａｖ　１０　Ｇｂｉｔ／ｓ　ＥＰＯＮ工作组还　没有确定１　０　Ｇｂｉｔ／Ｓ　ＥＰＯＮ中的ＦＥＣ方案，针对　１０　Ｇｂｉ数据输出　ｔ／ｓ　ＲＳ（２５５，２２３）编解码器的硬件实现还有很多　种优化方法，第２代及第３代ＦＥＣ的各种方案还有很　多可以挖掘之处。希望本文能够对标准的制定起到抛　砖引玉的作用。　参考文献　［１　ｊ　ＩＴＵ－Ｔ　Ｇ．９７５—１９９６．Ｆｏｒｗａｒｄ　ｅｒｒ０ｒ　ｃｏｒｒｅｃｔｉｏｎ　ｆｏｒ　ｓｕｂｍａｒｉｎｅ　ｓｙｓｔｅｍｓ［Ｓ］．１９９６．　［２］钟竞东，粱钊．长距离高速光纤通信中的ＦＥＣ技术及其研　究进展［Ｊ］．光子技术，２００６（２）：９２－９６．　［３］王进祥，张乃通，来逢昌，等．流水线结构的ＲＳ（２５５，２２３）　译码器的ＶＬＳＩ设计［Ｊ］．计算机研究与发展，２０００，３７　（１）：６１－６５．　［４］袁资．群变换构成的多种ＢＣＨ纠错码的研究和基于ＦＰＧＡ　的实现［Ｄ］．南京：南京师范大学。２００７．　［５］杨志勇，杨铸，肖定中．光纤通信中级联码的码型［Ｊ］．通　信学报，２００４，２５（２）：８２－８８．　（下转第４４页）　・基本电子电路・　电子工蠢师　２００８年１Ｏ月　［２］微波集成电路编译组．微波集成电路［Ｍ］．北京：国防工　Ｇｕｉｄｅｄ　Ｗａｖｅ　Ｌｅｔｔｅｒ．１９９５，５（１２）：４４２４４４．　业出版社，１９７２．　［５］ＢＡＵＴＩＳＴＡ　Ｊ　Ｊ，ＢＯＷＥＮ　Ｊ　Ｇ，ＦＥＲＮＡＮＤＥＺ　Ｎ　Ｅ，ｅｔ　ａ１．Ｃｒｙｏ－　［３］ＭＩＮＮＥＢＡＥＶ　Ｖ　Ｍ，Ｋａ．ｂａｎｄ　ＬＮＡ　ＭＩＣ［Ｃ］／／Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｇｅｎｉｃ．Ｘ—ｂａｎｄ　ａｎｄ　Ｋａ—ｂａｎｄ　ＩｎＰ　ＨＥＭＴ　ｂａｓｅｄ　ＬＮＡｓ　ｆｏｒ　ｔｈｅ　３ｒｄ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　Ｓａｔｅｌｌｉｔｅ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ：Ｖｏｌ　ｄｅｅｐ　ｓｐａｃｅ　ｎｅｔｗｏｒｋ［Ｃ］／／Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　２００１　ＩＥＥＥ．Ａｅｒｏ—　１，Ｓｅｐ２２—２４，１９９８，Ｍｏｓｃｏｗ，Ｒｕｓｓｉａ．Ｐｉｓｃａｔａｗａｙ，ＮＪ，　ｓｐａｃｅ　Ｃｏｎｆｅｒｅｎｃｅ：Ｖｏｌ　２，Ｍａｒ　１０－１７，２００１，Ｂｉｇ　Ｓｋｙ，ＭＴ，　ＵＳＡ：ＩＥＥＥ，１９９８：１７２－１７３．　ＵＳＡ．Ｐｉｓｃａｔａｗａｙ，ＮＪ，ＵＳＡ：ＩＥＥＥ，２００１：２８２９－２８４２．　［４］ＫＯＢＡＹＡＳＨＩ　Ｋ　Ｗ，ＵＭＥＭＯＴＯ　Ｄ　Ｋ，ＢＬＯＣＫ　Ｔ　Ｒ，ｅｔ　ａ１．　楚然（１９７７・），男，助理研究员，主要研究方向为微波毫　Ｎｏｖｅｌ　ｍｏｎｏｌｉｔｈｉｃ　ＬＮＡ　ｉｎｔｅｇｒａｔｉｏｎ　ａ　ｃｏｍｍｏｎ—ｓｏｕｒｃｅ　ＨＥＭＴ　米波技术。　ｗｉｔｈ　ａｎ　ＨＢＴ　ｄａｒｌｉｎｇｔｏｎ　ａｍｐｌｉｉｆｅｒ［Ｊ］．ＩＥＥＥ　Ｍｉｃｒｏｗａｖｅ　ａｎｄ　Ｄｅｓｉｇｎ　ｏｆ　ｏｎ　Ｕｌｔｒａ－ｌｏｗ　Ｎｏｉｓｅ　Ｋ—ｂａｎｄ　Ａｍｐｌｉｉｆｅｒ　ＣＨＵ　Ｒａｎ，ＹＡＮＧ　Ｑｉｎｇｆｅｎｇ，ＳＨＥＮ　Ｍｉｎｇｌｅｉ　（Ｓｃｈｏｏｌ　ｏｆ　Ｅｌｅｃｔｒｏｎｉｃ　Ｅｎｇｉｎｅｅｒｉｎｇ　ａｎｄ　Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ　Ｔｅｃｈｎｏｌｏｇｙ，Ｎａｎｊｉｎｇ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ，Ｎａｎｊｉｎｇ　２１００９４，Ｃｈｉｎａ）　Ａｂｓｔｒａｃｔ：Ｔｈｉｓ　ｐａｐｅｒ　ｄｉｓｃｕｓｓｅｓ　ｔｈｅ　ｃｏｍｐｌｅｔｅ　ｄｅｓｉｇｎ　ｌｆｏｗ　ｏｆ　ａ　Ｋ・・ｂａｎｄ　ｕｌｔｒａ・－ｌｏｗ　ｎｏｉｓｅ　ａｍｐｌｉｉｆｅｒ　ｗｉｔｈ　ｍｉｃｒｏ－－　ｗａｖｅ　ｓｉｍｕｌａｔｉｏｎ　ｓｏｆｔｗａｒｅ　ＡＤＳ２００６，ｉｎｃｌｕｄｉｎｇ　ｔｈｅ　ｃｉｒｃｕｉｔ　ｄｅｓｉｇｎ，ｌａｙｏｕｔ　ｄｅｓｉｎｇ　ａｎｄ　ｓｉｍｕｌａｔｉｏｎ　ｐｒｏｃｅｓｓ　ｅｔｃ．　Ｔｈｉｓ　Ｋ－ｂａｎｄ　ｌｏｗ　ｎｏｉｓｅ　ａｍｐｌｉｉｆｅｒ（ＬＮＡ）ｃｏｎｓｉｓｔｓ　ｏｆ　ｔｈｒｅｅ—ｓｔａｇｅ　ｔｏｐｏｌｏｇｉｃａｌ　ｓｔｒｕｃｔｕｒｅ　ｂａｓｅｄ　ｏｎ　ｔｈｅ　ＨＥＭＴ　ａｐｐｌｉ－　ｃａｔｉｏｎ．Ａ　ｎｏｖｅｌ　ｆｅｅｄｂａｃｋ　ｃｏｎｆｉｇｕｒａｔｉｏｎ　ｉｓ　ｐｒｏｐｏｓｅｄ　ｔｏ　ｉｍｐｒｏｖｅ　ｔｈｅ　ｐｅｒｆｏｒｍａｎｃｅ　ｏｆ　ｔｈｅ　ｇａｉｎ　ｃｕｒｖｅ　ｆｌａｔｎｅｓｓ．Ｉｎ　１９．５　ＧＨｚ～２１．５　ＧＨｚ　ｂａｎｄ，ｔｈｉｓ　Ｋ—ｂａｎｄ　ＬＮＡ　ｈａｓ　ｇｏｏｄ　ｅｌｅｃｔｉｒｃａｌ　ｐｅｒｆｏｒｍａｎｃｅ，ｗｈｉｌｅ　ｔｈｅ　ｍａｘｉｍｕｍ　ｎｏｉｓｅ　ｉｆｇ—　ｕｒｅ　ｏｆ　ｔｈｅ　Ｋ—ｂａｎｄ　ＬＮＡ　ｗａｓ　ｌｅｓｓ　ｔｈａｎ　１．５　ｄＢ　ａｎｄ　ｔｈｅ　ｍｉｎｉｍｕｍ　ｇａｉｎ　ｈｉｇｈｅｒ　ｔｈａｎ　３０ｄＢ．　Ｋｅｙｗｏｒｄｓ：Ｋ—ｂａｎｄ；ＨＥＭＴ；ＬＮＡ　蒜　：≤　：墓　：墓　姜　：冀　黛　蝼耋睦耋螳器蛙墨瞳塞蝗耋缱萎蝗誊璺　篓盛景畦§唑美　（上接第１６页）　．　南京：东南大学，２００６．　［６］王新梅，肖国镇．纠错码——原理与方法［Ｍ］．西安：西安　［９］刘秀清，林如俭，王光伟．前向纠错技术在ＥＰＯＮ中的应用　电子科技大学出版社，１９９１．　与分析［Ｊ］．光通信技术，２００６，３０（３）：ｌ４．１６．　［７］ＳＡＲＷＡＴＥ　Ｄ　Ｖ，ＳＨＡＮＢＨＡＧ　Ｎ　Ｒ．Ｈｉｇｈ－ｓｐｅｅｄ　ｒａｃｈｉｔｅｃｔｕｒｅｓ　刘　雷（１９８０－），男，硕士研究生，主要研究方向为大规模　ｏｆｒ　Ｒｅｅｄ．Ｓｏｌｏｍｏｎ　ｄｅｃｏｄｅｒ『Ｊ　１．ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　ＶＬＳＩ　集成电路设计。　Ｓｙｓｔｅｍｓ，２００１，９（５）：６４１－６５５．　［８］肖洁．光纤传输系统中前向纠错芯片的设计与实现［Ｄ］．　Ａ　Ｓｔｕｄｙ　ｏｎ　ｔｈｅ　Ｆｏｒｗａｒｄ　Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉｏｎ　Ｔｅｃｈｎｉｑｕｅ　ｉｎ　Ｈｉｇｈ　Ｓｐｅｅｄ　ＰＯＮ　ＬＩＵ　Ｌｅｉ　，ＨＵ　Ｑｉｎｇｓｈｅｎｇ　，ＭＡ　Ｙｕｎｌｉａｎｇ　（１．Ｓｃｈｏｏｌ　ｏｆ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ，Ｓｏｕｔｈｅａｓｔ　Ｕｎｉｖｅｒｓｉｔｙ，Ｎａｎｊｉｎｇ　２１００９６，Ｃｈｉｎａ；　２．Ｉｎｓｔｉｔｕｔｅ　ｏｆ　ＲＦ一＆ＯＥ—ＩＣｓ（ＩＲＯＩ）ｏｆ　Ｓｏｕｔｈｅａｓｔ　Ｕｎｉｖｅｒｓｉｔｙ，Ｎａｎｊｉｎｇ　２１００９６，Ｃｈｉｎａ；　３．ＸＪ　Ｅｌｅｃｔｉｒｃ　Ｃｏ　Ｌｔｄ，Ｘｕｃｈａｎｇ　４６１０００，Ｃｈｉｎａ）　Ａｂｓｔｒａｃｔ：Ｉｎ　ｔｈｉｓ　ｐａｐｅｒ　ａｐｐｌｉｃａｔｉｏｎ　ｏｆ　Ｆｏｒｗａｒｄ　Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉｏｎ（ＦＥＣ）ｉｎ　Ｐａｓｓｉｖｅ　Ｏｐｔｉｃａｌ　Ｎｅｔｗｏｒｋ（ＰＯＮ）　ｉｓ　ｉｎｔｒｏｄｕｃｅｄ，ｔｈｅｎ　ｒｅｑｕｉｒｅｍｅｎｔｓ　ｔｏ　ＦＥＣ　ｉｎ　ｈｉｇｈ　ｓｐｅｅｄ　ＰＯＮ　ａｒｃ　ａｎａｌｙｚｅｄ　ａｎｄ　ｔｈｅ　ＦＥＣ　ｃｏｄｅｓ　ｓｕｉｔａｂｌｅ　ｆｏｒ　ｈｉｇｈ　ｓｐｅｅｄ　ＰＯＮ　ａｒｅ　ｓｔｕｄｉｅｄ．Ａ　ＦＥＣ　ｓｃｈｅｍｅ　ｓｕｉｔａｂｌｅ　ｆｏｒ　ｈｉｇｈ　ｓｐｅｅｄ　ＰＯＮ　ｉｓ　ｐｒｅｓｅｎｔｅｄ　ｖｉａ　ａｎａｌｙｓｉｓ　ｏｆ　ｔｈｅ　ＢＥＲ，　ｃｏｄｅｗｏｒｄ　ｌｅｎｇｔｈ　ａｎｄ　ｒｅｄｕｎｄａｎｃｙ　ｏｆ　ＦＥＣ　ｃｏｄｅｓ．Ｔｈｅｎ　ｔｈｅ　ｐｒｉｎｃｉｐｌｅ　ｏｆ　ｉｍｐｌｅｍｅｎｔａｔｉｏｎ　ａｎｄ　ｈａｒｄｗａｒｅ　ｃｏｍｐｌｅｘｉｔｙ　ａｒｅ　ａｎａｌｙｚｅｄ．Ｆｉｎａｌｌｙ　ｔｈｅ　ｓｃｈｅｍｅ　ｉｓ　ｒｅａｌｉｚｅｄ　ｕｓｉｎｇ　Ｖｅｒｉｌｏｇ　ｌａｎｇｕａｇｅ．Ｔｈｅ　ｓｉｍｕｌａｔｉｏｎ　ａｎｄ　ａｎａｌｙｓｉｓ　ｒｅｓｕｌｔｓ　ｓｈｏｗ　ｔｈａｔ　ＲＳ（２５５，２２３）ｉｓ　ａｂｌｅ　ｔｏ　ｆｕｌｉｆｌｌ　ａｐｐｌｉｃａｔｉｏｎ　ｄｅｍａｎｄ　ｏｆ　ｈｉｇｈ　ｓｐｅｅｄ　ＰＯＮ　ａｎｄ　ｔｈｅ　ｐａｒｌａｌｅｌ　ｐｒｏｃｅｓｓｉｎｇ　ｏｆ　ｔｈｅ　ｋｅｙ　ｃｉｒｃｕｉｔ　ｃａｎ　ｒｅａｌｉｚｅ　ｔｈｅ　ｓｐｅｅｄ　ｏｆ　１０　Ｇｂｉｔ／ｓ．　Ｋｅｙｗｏｒｄｓ：ＰＯＮ；ＦＥＣ；ＲＳ；ＢＣＨ　・４４・