学期： 2014 至 2015 学年度 第 1 学期 课程：
计算机组成原理 课程代号： 0800200
使用班级：130801~120802、130803
一、 单项选择题
1. 计算机各组成部件的相互连接方式，从早期以运算器为中心，发展到现在的以 D 为中心。
A．控制器 B．运算器 C．存储器 D．CPU 2. 下列不同进位计数制的数中，最大的数是 B 。
A．(0.100)2 B．(0.55)8 C．(0.61)10 D．(0.75)16 3. 电子计算机技术在半个世纪中虽有很大的进步，但至今其运行仍遵循着一位科学家提出的基本
原理。他就是 D 。
A．牛顿 B．爱因斯坦 C．爱迪生 D．冯·诺依曼 4. 一个含符号16位的补码机器数的表示范围是（ B ）。
A．-215-1 ~ +215-1 B．-215 ~ +215-1 C．-216-1 ~ +216-1 D．-216 ~ +216-1 5. 采用单符号法判定补码加减运算溢出的法则是 C
A．进位是1溢出 B．进位是0无溢出
C．符号位与次高位进位状态相同无溢出 D．符号位与次高位进位状态相异无溢出
6. 设在数据传送中采用偶校验，若接收到的代码为10111011，则表明传送中___D_____。
A．未出现错误 B．最低位出错
C．出现奇数位错 D．未出现错误或出现偶数位错 7. 寻址512K×8 存储器所需最少的地址线（ C ）
A．9 B．11 C．19 D．21 8. 静态RAM的特点是____C____。
A．工作时存储内容不变 B．断电后存储内容不变 C．不需刷新 D．不需电源提供电流 9. 主存到cache的映射不需要替换策略的是（ A ）。
A．直接映射方式 B．全相联映射方式 C．组相联映射方式 D．以上三种映射方式 10. 用8K×8 存储芯片组成一个64K×32的存储系统，需要芯片（ C ）片。
A．8 B．16 C．32 D．64
二、 判断题
1．_ √ 由许多部件组成，其核心部分是算术逻辑运算单元（ALU）。 2、 √ 有符号阵列乘法可用无符号阵列乘法和三个求补器实现。 3、 × 在机器运算中减法通常采用减法器来实现。
4、 × 采用先行进位的加法器比采用行波进位的加法器结构简单。
5、 √ 当输入任务数为n时，一个m级流水线的加速比是(m×n)/(m+n-1)。 6． √ 主存的存取时间与Cache的命中率无关。
7． √ 双端口存储器在左端口与右端口的地址码相同情况下会发生读写冲突
8． √ 相联存储器与传统存储器的主要区别是前者又叫按内容寻址的存储器。
9． √ 在程序的执行过程中，Cache与主存的地址映射是由硬件自动完成的。。
10． × 采用交叉存储数据是连续地放在一个存储模块中。 三、 填空题
1． CPU执行一段程序时，Cache完成存取的次数为1800次，主存完成存取的次数为200次，
Cache的命中率h=（ 90 ）% 。
2． 一个五级的流水处理器，当任务饱满时，它处理10条指令的加速比是（ 5 ）。
3． 8位二进制补码表示整数的最大值为（ 127 ）10，最小值为（ -128 ）10。
4． 在一个有四个过程段的浮点加法器流水线中，假设四个过程段的时间分别是T1=60ns、
T2=50ns、T3=90ns、T4=80ns。则加法器流水线的时钟周期至少为（ 90 ） ns。
5． 某数在计算机中用BCD码表示为1001 1000 0111，其真值为（ 987 ）
10
。
6． 一个16K×32位的存储器，其地址线和数据线的总和是（ 46 ）根。
7． 一个四路组相联的Cache共有64块，主存共有8192 块，每块32个字。则主存地址中的主存
字块标记为（ 9 ） 位，组地址为（ 4 ）位，字块内地址为 （ 5 ）位。 四、 机器码填表
已知一个数的真值，原码，反码或补码，写出其余的值及补码的奇校验位。
真值(二进原码 制) 57/64 -0.01101 -0.111101 -0.1010011 -0.0100011 0.111001 1.011010 1.1111011.0000101 0 1.1010011.0101100 1 1.0100011.1011100 1 1.1011101 1 1.0101101 0 1.0000110 0 0.111001 1.100101 0.111001 1.100111 0 1 反码 补码 补码的奇校验位（1位） 五、机器定点运算题（10分）
设x= - 97，y =55, 均采用8位二进制补码表示（含1位符号位），按机器补码加减法规则计算x+y和x-y, 并根据双符号法判断计算结果是正常、上溢出或下溢出，对正常结果还原成十进制数真值。 答案
x= -97= - 1100001 y = 55=110111
[x]补= 10011111 [y]补= 00110111 [-y]补=11001001
[x+y]补= [x]+[ y]补=11 0011111+ 00 0110111=11 1010110
11 0011111
+ ） 00 0110111 11 1010110
双符号位为11，故结果正确 ，无溢出，真值= -101010= -42
[x-y]补= [x]+[- y]补=11 0011111+ 11 1001001=11 1010110
11 0011111
+） 11 1001001 10 1101000 双符号位为10，故结果不正确 ，下溢出 六、 机器浮点运算题
已知 x= (-1001.11)2 y=(10111.01)2 求：（1）化x,y 为标准规格化浮点数格式；
（2）按机器浮点数计算步骤计算 x+y。（指数按实际指数计算，不用按754标准+127） 答案:
写出x，y 的浮点表达式 ：
x= 2100×(-0.1001110) y=2101× (+0.1011101) 浮点运算
① 对阶：因x阶码小，所以调整x指数向y看齐（即阶码+1，尾数右移一位）
x=2101×(-0.0100111)
② 尾数相加减
x+y=2101×(-0.0100111)+ 2101× (+0.1011101) =2101× (0.0110110) ③ 规格化处理
x+y=2× (1.1011000) ④ 溢出检查
-126≤x+y的指数=3≤127 , 没有溢出
7、某计算机主存8MB，分成4096块。Cache64KB，分成和主存同样大小的
块，地址映像采用直接映像方式，见下图。求：（1）Cache有多少块？块号为多少位？（2）Cache的块内地址为多少位？（3）设Cache中的
011
主存标记如图所示，当CPU送出地址为7F1057H时，能否在Cache命中？若送出地址为000000H时，能否在Cache中命中？上述两个地址若不在Cache中，应映射到Cache中的哪一块？
标记 Cache 块 0块 1块 2块 3块 0000000 1111001 1000110 答案：
n-2块 n-1块 1101000 0101101 1111111
（1） 主存块的容量=8M/4096=8M/4K=8×1024K/4K=2048字=2K
主存有4096块=4K=22×210=212 故主存块号s=12
Cache块的大小与主存块相同即2K 故 Cache有 64K/2K=32行=25（块） Cache行号(块号)位数为r=5
（2） Cache的块内地址与主存块内地址位数一致
块的大小=2K=2×210=211 故块内地址位数w=11 （3） 标记位数tag=s-r=12-5=7
按直接英皇社 s-r, r, w 三个段长展开内存单元7F1057H的二进制地址
7F1057H= 1 1 1 1 1 1 1 0 0 0 1 0 0 0 0 0 1 0
1 0 1 1 1
w=11 r=5 Tag=7
由于该地址映射到00010即2块，并且2块的标志区为111 1111 所以命中。
对于000000H地址 0块的标记不是0000000所以未命中，应该将内存0块
映射到Cache的0块，并且将现在cache 0块标记1101000更换为0000000。
000000H= 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0
Tag=7 八、存储器设计题（10分）
r=5
w=11
某机器中，已知配有一个地址空间为0000H~1FFFH的ROM区域（8K×16）。现在再用RAM芯片（8K×8）形成一个16K×16的RAM区域，起始地址为6000H。假设RAM芯片有片选CS和读写R/W信号控制端。CPU地址总线为A15~A0，数据总线为D15~D0，读写控制信号为R/W，要求：
（1）需用几片RAM芯片（8K×8）？给出ROM和RAM的地址空间分布表。 （2）将ROM和RAM同CPU连接，画出逻辑图。 解答：
（1）存储芯片数量计算
对于系统程序区ROM型存储芯片，0000H~1FFFH，采用1片8K×16 ROM
对于数据区RAM型存储芯片
数量=（16K/8K）×(16/8)=2（片容量扩展）×2（片字长扩展）=4片
（2）地址空间分配
片内地址A0~A12，占用13位，高3位A13，A14,A15，用于译码 地址空间分配如下：
A15 A14 A13 对应的译码输出 0 0 0 Y0 0 0 1 Y1 0 0 1 1 1 0 0 1 0 Y2 Y3 Y4 对应的地址范对应的芯围 片 0000~1FFFH ROM 2000~3FFFH 4000~5FFFH 6000~7FFFH 8000~9FFFH RAM RAM 1 1 1 0 1 1 1 0 1 Y5 Y6 Y7 A000~BFFFH C000~DFFFH E000~FFFFH （3）存储器逻辑电路设计
A15 A14 A13 A12 ~ A0 D15 ~ R/W D0 Y7Y6 Y53-8 译码器 Y4 Y3 Y2 Y1 Y0 0000~ 6000~ 8K×16 8K8K××8 8 ROM RAM D7~DCS CS D7~RAM 15 D0 D0~D15 8000~ 8K×8 8K×RAM 8 CS RAMD7~ D0
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