实验教学说明
1．所有实验的软件设计平台主要是QuartusII 9.1。 2．所有实验的硬件平台可选Cyclone FPGA：EP1C6。 3．上机所有实验项目文档均建立在C:\\DXnnn。
nnn为学号后三位数。
4. ▲注：目录、文件名不能有中文字；每个实验单独在DXnnn下建子目录。
共4个实验（Project），即4个子目录。
5．必须符合实验报告给定的格式，即在本教案中添加实验内容，不改变格式。 实验报告完成后，将教学说明和目录删去。正文5号宋体。
▲注：实验报告为word文档，名为DXnnn姓名.doc，中间没有空格。 6．各实验要含输入（图或Verilog程序）、RTL综合电路图和仿真结果等主要 部分的屏幕硬拷贝。每个贴图要清晰、信息要全又没有多余。 7．每位同学要提交实验报告（电子稿），同时提交打印稿或手写稿， 总页数控制在10—16页。课程设计报告提交wly88623390@126.com 8．QuartusII 的操作方法、步骤与及设计内容，参见教材章节。 其余可参考老师提供的电子文档。
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青 岛 科 技 大 学
实验报告
实验课程：EDA技术与Verilog实验
姓名： 标准名 学号： 07030100
年级： 07级 专业班级： 电信071
台号： 实验日期： 2010-12-18
自动化与电子工程学院
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目 录
实验一 运算电路的设计与仿真 ..................................... 4 实验二 触发器的设计与仿真 ....................................... 6 实验三 模15加法计数器的设计与仿真 .............................. 8 实验四 3
位线性反馈移位寄存器的设计与仿真 ....................... 10 第 3 页 共 11 页
实验一 运算电路的设计与仿真
一、实验目的
1．设计一个1位全加器，设计模块分层次。 2. 先设计半加器，再用半加器构成1位全加器。 3．对设计的两层电路分别进行编译综合与仿真分析。
二、实验准备
1．阅读教材第4章有关内容。 2．画出设计的逻辑电路图。
三、实验内容与步骤
1．在自己建立的工作目录下，输入所设计的逻辑电路图。 2．按步骤进行编译综合。 3. 编辑输入波形。 4. 进行仿真和分析。
四、仿真结果及分析
（屏幕硬拷贝图：半加器、全加器电路图、全加器综合RTL图、全加器仿真波形）
（仿真结果简单分析： 一定要对照输入输出波形结果一一进行分析）
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▲注：先创建项目，后输入设计文档。
▲注：全加器为顶层模块，必须与创建项目时指定的顶层模块名一致。 半加器另命名，不能与顶层模块名一样。
▲注：画完半加器后，file→create→create symbol生成库模块。
▲注：编辑输入波形前，一定先设置end time：100uS；并且Fit in window。 ▲注：仿真前，再全编译一次。 ▲注：若有修改，则再全编译一次。
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实验二 触发器的设计与仿真
一、实验目的
1．用Verilog设计一个边沿触发器（可选T、RS），要求带有一个异步、一个同步置位或复位端。 2．对设计的触发器进行编译综合、仿真分析。
二、实验准备
1．阅读教材第7章相关内容。 2．用Verilog语言写出设计描述。 。
三、实验内容与步骤
1．在自己建立的工作目录下，编写输入所设计的程序。 2．按步骤进行编译综合。 3. 编辑输入波形。 4. 进行仿真和分析。
四、仿真结果及分析
（屏幕硬拷贝图：Verilog描述、综合RTL电路图、仿真波形）
（仿真结果简单分析： 一定要对照输入输出波形结果一一进行分析）
▲注：先创建项目，后输入设计文档。
▲注：项目的顶层命名 、Verilog文件名、module 定义的模块名三者
必须一致。
▲注：仿真时，注意set和reset只在初始时短时有效一次，
并且不能同时有效。注意是同步还是异步方式。
▲注：编辑输入波形前，一定先设置end time：100uS；并且Fit in window。
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▲注：仿真前，再全编译一次。 ▲注：若有修改，则再全编译一次。
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实验三 模15加法计数器的设计与仿真
一、实验目的
1．用Maxplus2库中的74161模块，设计一个模15加法计数器。 2．对设计的电路进行编译综合、仿真分析。
二、实验准备
1．阅读教材第8章相关内容。 2．画出设计的电路图。
三、实验内容与步骤
1．在自己建立的工作目录下，编写各模块程序，绘制总电路框图。 2．按步骤进行编译综合。 3. 编辑输入波形。 4. 进行仿真和分析。
四、仿真结果及分析
（屏幕硬拷贝图：设计输入、综合RTL电路图、仿真波形）
（仿真结果简单分析： 一定要对照输入输出波形结果一一进行分析）
▲注：先创建项目，后输入设计文档。
▲注：项目的顶层命名 、Verilog文件名、module 定义的模块名三者
必须一致。
▲注：仿真时，注意置数、复位方式。
▲注：编辑输入波形前，一定先设置end time:200uS,Tclk=10uS；
并且Fit in window。
▲注：仿真前，再全编译一次。 ▲注：若有修改，则再全编译一次。
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实验四 3位线性反馈移位寄存器的设
计与仿真
一、实验目的
1．用Verilog设计一个3位线性反馈移位寄存器。 2．对设计的电路进行仿真分析。
二、实验准备
1．阅读教材第8章有关内容。（P200）
2．用Verilog语言设计一个3位线性反馈移位寄存器。
三、实验内容与步骤
1．在自己建立的工作目录下，编写输入所设计的程序。
2．按步骤进行操作和仿真
四、仿真结果及分析
（屏幕硬拷贝图）
▲注：先创建项目，后输入设计文档。
▲注：项目的顶层命名 、Verilog文件名、module 定义的模块名三者
必须一致。
▲注：在操作中间做修改后，一定要再存盘，并全编译一次。
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▲注：Project中，不能有多余的文件（如多余的Verilog，描述、多余的波
形文件），若有，将可能导致全编译时加入修改前的中间结果。 ▲注：编辑输入波形前，一定先设置end time:10S,Tclk=1S；
Tsignal=0.1S,0.05S。并且Fit in window。
▲注：仿真前，再全编译一次。 ▲注：若有修改，则再全编译一次。 ▲注：仿真波形输入，初始状态不能为0.
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